2、深入探究CMOS ASIC的IDDQ测试：缺陷覆盖率与实际应用

深入探究CMOS ASIC的IDDQ测试：缺陷覆盖率与实际应用

1. IDDQ测试概述

IDDQ测试旨在筛选出受随机制造缺陷影响的ASIC设备。这些缺陷可能在初始阶段导致功能故障，影响电路板组装时的组件拒收率（即质量水平）；也可能在后续某个时间点引发早期故障率（即可靠性水平）。因此，IDDQ测试在质量和可靠性保证方面都具有重要意义。

制造缺陷被建模为故障，用于生成、选择和分级IDDQ测试以及传统基于电压测试的向量集。通过计算故障覆盖率来量化IDDQ向量集的效率是一种常见方法，但故障覆盖率只是一个理论概念，其与实际质量和可靠性（Q&R）目标的相关性取决于故障模型与主导缺陷类型的匹配程度。

2. IDDQ测试方法

实施IDDQ筛选策略需要在多个方面进行准备，以下是结构化方法的关键要素：
- IDDQ可测试性设计 ：定义了一套IDDQ可测试性的设计规则，通过控制上拉/下拉电阻、内部总线、浮动节点、存储器和非静态电路的行为，确保设备没有背景IDDQ。同时，该方法严重依赖于通用的可测试性设计策略，充分利用扫描设计。
- IDDQ测试硬件和软件 ：使用高速片外IDDQ监视器OCIMU进行IDDQ测量。OCIMU可以以10kHz的速率测量IDDQ，精度优于1μA（电容负载高达2.2μF）。该监视器内置在工程测试仪的测试头中，可对晶圆和封装后的部件进行IDDQ测量。在200ms内，OCIMU可以进行超过600次IDDQ采样，这被认为是可接受的IDDQ测试时间。目前，半导体制造商大多使用标准测试设备的精密测量单元（PMU）来测量IDDQ，这限制了他们在200ms内只能进行10 - 20次IDDQ测量。
- IDDQ测试向量生成、选择和分级 ：使用ATPG工具生成、选择和故障分级IDDQ测试向量。该工具仅针对随机逻辑，并支持门级伪固定（psaf）和toggle故障模型。目标是实现至少90%的故障覆盖率。

ASIC	技术	随机逻辑（KTors）	存储器（KTors）	# IDDQ向量	故障覆盖率（%）	样本大小	IDDQ产量损失（%）	功能故障比例（%）
ASIC1	0.7μm	700	900	632	94	174	10	-
ASIC2	0.7μm	192	473	558	92/93	452	2.7/5.9	74/78
ASIC3	0.5μm	318	295	670	94/95	1353	2.8/4.2	81/89
ASIC4	0.5μm	920	2160	914	94	135	12	27
ASICS	0.5μm	360	458	776	90	163	1.2	5.6
ASICS（技术I）	0.5μm	360	458	825	88/90	3173	2.1	8.1
ASK’S（技术2）	0.5μm	360	458	825	88/90	918	6.2	9.3

• 基于IDDQ的故障分析 ：将设备置于IDDQ消耗状态，通过故障定位工具（如发光显微镜和液晶分析）找出泄漏点。开发了一个专用的模式发生器，将在自动测试设备（ATE）上使用的IDDQ向量集应用于故障分析实验室中的设备。该设置使用PC和专用硬件以低速驱动多达256个引脚，并具备IDDQ测量和可变电源电压功能。

3. 实验结果

本研究收集了来自不同供应商的0.5μm和0.7μm CMOS技术的多个ASIC的IDDQ和功能拒收数据。在晶圆级实施IDDQ测试，能够对大量样本进行检测。OCIMU允许进行大量的IDDQ采样，并对功能和IDDQ测试结果进行了完整记录。测试数据使用SAS程序进行处理，所有情况下IDDQ故障极限均设置为10μA。IDDQ导致的额外产量损失在1.2%至12%之间，具体取决于技术和设计。

• 与功能故障的相关性 ：研究了IDDQ测试结果与功能测试结果的相关性。实际上，能够通过IDDQ测试检测到的功能故障设备的比例是该测试缺陷覆盖率的一个估计值。结果表明，IDDQ测试对随机逻辑的覆盖率非常好（在ATPG测试中相关性高达91%），但对嵌入式RAM（在BIST测试中相关性仅为36 - 55%）和I/O电路（在I/O参数测试中相关性仅为47%）的覆盖率较差。

• 故障模型 ：ATPG工具支持门级psaf和toggle故障模型。在相同的故障覆盖率下，psaf模型被认为比toggle模型具有更好的缺陷覆盖率，因为它需要将故障传播到门的输出，从而覆盖更多的内部门节点。然而，在所有实验中，psaf和toggle故障模型生成的向量集检测到的IDDQ故障基本相同，因此无法证明psaf模型增强的缺陷覆盖率。由于toggle故障向量集的向量数量可以更少，因此更适合进一步研究。

• 减少向量集和模式敏感性 ：目前，半导体制造商大多使用PMU测量IDDQ，这限制了他们只能使用减少的IDDQ向量集（200ms内10 - 20次采样）。研究评估了减少IDDQ向量集的缺陷覆盖率，结果表明，相对于完整向量集，减少的IDDQ向量集的缺陷覆盖率远高于计算的故障覆盖率预测值，即前几个IDDQ向量的效率远高于模型预测。根据设计和技术的不同，将IDDQ向量集减少到ATPG工具选择的前20个向量时，缺陷覆盖率损失在5%至20%之间。因此，减少的IDDQ集（前10 - 20个向量）足以保证几百ppm及以上的Q&R水平，而要保证几十ppm及以下的Q&R水平，则需要更大的向量集。

对IDDQ故障的模式敏感性研究进一步揭示了IDDQ向量的效率。结果表明，缺陷可以根据其模式敏感性分为不同类别。超过60%的IDDQ故障对模式不敏感，即它们在所有IDDQ向量下都会失败；约10%仅发生IDDQ故障的设备对模式高度敏感，即它们仅在极少数IDDQ向量下失败。当使用减少的向量集时，这类设备可能会漏过IDDQ测试。

4. 案例研究

尽管IDDQ筛选被广泛认为是Q&R保证的重要组成部分，但它并非万能。以下是三个IDDQ筛选效率有限或无效的案例：
- 案例1：弱过孔 ：一个0.5μm CMOS组件，初始功能正常，但在老化后变成速度故障。IDDQ筛选无法显著降低老化后的拒收率，且老化后的速度故障设备也没有显示IDDQ异常。故障原因是弱过孔，老化后这些过孔可能变得高阻，导致RC延迟增加，从而引发速度故障。由于电路达到静态条件时没有泄漏电流，IDDQ无法有效检测此类缺陷。

老化拒收率（相对）	无IDDQ筛选	有IDDQ筛选
	100	77

• 案例2：损坏的栅极氧化物 ：该设备的主导缺陷类型是由于等离子体处理损坏（天线效应）导致的栅极氧化物损坏。初始IDDQ拒收率较高，与该缺陷明显相关。然而，在高压老化后，更多设备出现IDDQ故障。老化后没有出现功能故障。在这种情况下，IDDQ测试可以有效筛选出初始阶段泄漏的栅极氧化物（即质量故障），但无法筛选出仅存在潜在损坏的栅极氧化物（即可靠性隐患）。为了激活潜在缺陷，在执行IDDQ测试之前需要进行高压应力测试。

IDDQ拒收率（相对）	高压老化前	高压老化后
	37	100

• 案例3：动态结构中的数据保留问题 ：一个1.2μm CMOS组件，包含动态逻辑。部分设备在电路板测试中失败，但在ATE上的所有功能测试中都通过。问题可追溯到与缺陷相关的泄漏电流问题，导致动态锁存器中的数据保留问题。由于ATE测试速度较高，无法检测到该问题。尽管之前证明了使用OCIMU监视器对包含动态逻辑的设备进行IDDQ筛选是可行的，但在这种特定情况下，IDDQ筛选无法筛选出导致数据保留问题的缺陷。首先，泄漏电流本身（几nA）太小，无法作为IDDQ检测到；其次，当存储节点漂移到大约一半电源电压时，反相器中会有明显的泄漏电流，但这是一个瞬态IDDQ，在反馈MOS翻转锁存器数据后会降至零。因此，存在数据保留问题的设备会漏过IDDQ测试。

综上所述，在CMOS ASIC的IDDQ测试中，实际缺陷覆盖率而非建模的故障覆盖率对于实现产品Q&R目标至关重要。理论故障覆盖率与实际缺陷覆盖率可能存在显著差异，因此不能仅依靠理论故障覆盖率数据来保证Q&R目标。尽管IDDQ筛选是Q&R保证的重要组成部分，但在某些情况下，其单独使用可能无法有效筛选出质量/可靠性隐患。所提出的IDDQ方法具有高性能，但也可以根据半导体制造商的当前实践进行简化。

深入探究CMOS ASIC的IDDQ测试：缺陷覆盖率与实际应用

4. 案例研究（续）

上半部分介绍了三个IDDQ筛选效率有限或无效的案例，接下来我们进一步分析这些案例所反映出的问题以及对IDDQ测试的启示。

• 案例分析总结
  • 弱过孔案例 ：这个案例表明，对于一些与延迟相关的缺陷，IDDQ测试可能无法发挥作用。因为IDDQ测试主要检测的是静态泄漏电流，而弱过孔在电路达到静态时并没有明显的泄漏，所以无法被检测出来。这提示我们在进行测试策略制定时，需要考虑到不同类型缺陷的特点，对于可能存在延迟问题的电路，需要结合其他测试方法，如速度测试等。
  • 损坏的栅极氧化物案例 ：该案例说明IDDQ测试对于潜在的可靠性隐患可能存在检测不足的情况。虽然能够检测出初始阶段的泄漏问题，但对于那些在高压应力等特定条件下才会显现的潜在缺陷，需要额外的处理步骤。这就要求我们在测试流程中加入适当的应力测试环节，以激活潜在缺陷，提高IDDQ测试的有效性。
  • 动态结构中的数据保留问题案例 ：此案例凸显了IDDQ测试在处理动态电路时的局限性。由于动态电路中的泄漏电流可能是瞬态的，且电流值较小，IDDQ测试难以准确检测。对于这类电路，可能需要采用专门的动态测试方法，或者优化IDDQ测试的采样时机和条件。

5. 结论与展望

• 结论

  • 在CMOS ASIC的IDDQ测试中，实际缺陷覆盖率是实现产品质量和可靠性目标的关键指标。理论故障覆盖率只是一个参考，不能完全代表实际的测试效果。我们必须重视实际缺陷覆盖率的评估，以确保产品的质量和可靠性。
  • IDDQ筛选虽然是质量和可靠性保证的重要手段，但并非适用于所有类型的缺陷。在实际应用中，需要根据主导缺陷类型的不同，结合其他测试方法，制定综合的测试策略。
  • 所提出的IDDQ方法具有较高的性能，可以根据半导体制造商的实际需求进行灵活调整。无论是采用完整的向量集还是减少的向量集，都需要根据具体情况进行权衡，以达到最佳的测试效果。

• 展望

  • 测试方法的融合 ：未来可以探索将IDDQ测试与其他先进的测试技术，如功能测试、速度测试、动态测试等进行更深入的融合。通过多维度的测试，可以提高对各种类型缺陷的检测能力，进一步提升产品的质量和可靠性。
  • 缺陷模型的优化 ：不断优化故障模型，使其更准确地反映实际的缺陷类型。这将有助于提高IDDQ测试向量的生成效率和缺陷覆盖率，减少不必要的测试开销。
  • 智能化测试系统的发展 ：随着人工智能和机器学习技术的发展，可以开发智能化的测试系统。这些系统能够根据测试数据自动调整测试策略，识别潜在的缺陷类型，并提供针对性的解决方案，从而提高测试的自动化程度和准确性。

6. 流程图展示

下面是一个简化的IDDQ测试流程的mermaid流程图：

graph LR
    A[晶圆级测试开始] --> B[IDDQ向量生成]
    B --> C[使用OCIMU或PMU测量IDDQ]
    C --> D{IDDQ是否超过阈值10μA?}
    D -- 是 --> E[标记为可能故障设备]
    D -- 否 --> F[进行功能测试]
    F --> G{功能测试是否通过?}
    G -- 是 --> H[产品合格]
    G -- 否 --> I[进行故障分析]
    E --> I
    I --> J[确定缺陷类型]
    J --> K{是否为IDDQ可测试缺陷?}
    K -- 是 --> L[优化IDDQ测试策略]
    K -- 否 --> M[考虑其他测试方法]
    L --> B
    M --> N[结合其他测试方法重新测试]
    N --> F

这个流程图展示了IDDQ测试的基本流程，包括向量生成、测量、判断、功能测试、故障分析以及根据缺陷类型进行的后续处理。通过这个流程，可以清晰地看到IDDQ测试在整个测试过程中的位置和作用，以及如何根据测试结果进行优化和调整。

7. 总结

通过对CMOS ASIC的IDDQ测试的深入研究，我们了解到IDDQ测试在质量和可靠性保证方面具有重要作用，但也存在一定的局限性。在实际应用中，我们需要综合考虑各种因素，结合其他测试方法，制定科学合理的测试策略。同时，不断探索和创新测试技术，以适应不断发展的半导体工艺和产品需求。希望本文能够为相关领域的研究人员和工程师提供有益的参考，推动IDDQ测试技术的进一步发展。