1、半导体测试与失效分析：应对行业挑战的关键策略

半导体测试与失效分析：应对行业挑战的关键策略

1. 测试与失效分析的重要性

在半导体产品的生产中，测试与失效分析至关重要。它们不仅能确保产品的长期可靠性，还对提高生产良率起着关键作用。失效分析作为一种反馈机制，是产品制造闭环系统中的重要环节。单纯的电气测试不足以保证产品质量，准确的特征分析才是失效分析流程的重要组成部分。

新半导体产品的复杂性，如多层金属结构、BGA、CSp、倒装芯片等复杂封装，给未来的失效分析师带来了更大的挑战。为了满足失效分析师的需求，ISTFA提供了一个独特的平台，让他们能够聚集在一起交流想法和工作成果。在研讨会上，重点关注的是新技术，其中包括微机电系统（MEMS），这是一个快速发展的领域，有望成为价值数十亿美元的产业。

2. ISTFA相关活动与奖项

ISTFA举办了多场研讨会和活动，为半导体测试与失效分析领域的工程师提供了交流和学习的机会。例如，第23届ISTFA为期三天的研讨会、两天的工作坊以及设备展览，让专业人士能够建立人脉、分享经验并向同行学习。

同时，ISTFA还设立了相关奖项，以表彰在半导体失效分析领域做出杰出贡献的论文。1996年的最佳论文奖和优秀论文奖涵盖了多个领域，如硅半导体失效分析的湿法蚀刻配方、半导体器件的红外发光、DRAM存储节点沟槽电容器的失效分析等。

3. 未来ISTFA活动安排

未来的ISTFA活动也已经确定了日期和地点：
| 活动名称 | 时间 | 地点 |
| ---- | ---- | ---- |
| 第24届国际测试与失效分析研讨会 | 1998年11月16 - 20日 | 德克萨斯州达拉斯的Hyatt Regency DFW |
| 第25届国际测试与失效分析研讨会 | 1999年11月15 - 19日 | 加利福尼亚州圣克拉拉的圣克拉拉会议中心 |

4. 论文征集信息

ISTFA现面向全球征集关于测试与失效分析的论文，涵盖多个实用主题。以下是部分征集的主题领域：
- 测试与IDDQ
- TEM与先进工具
- EBIC、OBIC、电压对比
- 扫描探针显微镜
- 光发射、FMI、IR
- 液晶
- 背面失效分析
- 冶金学、金相学
- 化学蚀刻、装饰
- RIB和等离子体去处理
- 声学显微镜
- 无源元件
- MEMS器件
- 光电器件
- GaAs器件
- EOS/ESD、BGA、倒装芯片、MCM
- 机电元件
- 分立半导体
- 非电气失效
- 电子材料
- 封装、工艺相关的失效分析
- 现场失效
- 加速测试
- 硅基系统分析
- 可测试性设计
- 专家系统
- 基于软件的工具
- 失效模式与机制
- 故障分级与诊断
- 实验室策略、管理

摘要提交指南

• 所有会议参与者需支付会议注册费和相关差旅费。
• 摘要应包含200 - 300字，详细描述拟进行的20分钟演讲内容。
• 首选提交方式是通过ASM网站（www.asm - intl.org），点击“会议与教育”并按指示在线提交摘要。若无法在线提交，需在1998年3月2日前邮寄10份原始摘要至：ISTFA ‘98会议协调员，ASM国际，9639 Kinsman Road，Materials Park，OH 44073 - 0002。不接受传真件。
• 每份摘要应包含以下内容：
  • 提交摘要的主题领域（见上述列表）
  • 演讲的拟用标题
  • 内容描述
  • 结论
  • 论文的意义
  • 一个或多个关键插图
  • 3个用于索引的关键词

• 同时，需提交作者和所有共同作者的完整信息，包括姓名（含头衔，如Dr./Mr./Mrs./Ms./Prof.等）、职位、完整邮寄地址（无邮政信箱号）、电话和传真号码以及电子邮件地址。

• 论文将根据以下标准进行筛选：

  • 数据质量
  • 新颖性/原创性
  • 技术重要性
  • 适用性
  • 结果解释（经验教训）
• 被接受的演讲者还需在1998年7月13日前提供演讲的排版手稿，以便在会议论文集中发表。

5. SIA路线图对半导体制造的影响

半导体行业协会（SIA）的路线图为整个IC行业的发展提供了方向并加速了其演变。1994年和1997年的SIA路线图都设定了高目标，其中一个重要假设是后续每个里程碑都要实现高达90%的良率。

要实现如此高的良率，必须大幅提高失效分析的效率。基于测试的失效分析将成为提高良率的关键方法，虽然增加失效分析成本会导致制造成本上升，但通过更快的良率提升所获得的额外收入可以证明这一成本增加是合理的。SIA路线图愿景的实现很大程度上依赖于新的基于测试的失效分析方法的发展。

以下是1994年SIA路线图中内存和微处理器的详细里程碑数据：
| 年份 | 特征尺寸（μm） | 每芯片晶体管数（10⁶） | 每个晶体管成本（毫美分） | 芯片尺寸（mm²） | 晶圆直径（mm） | 晶体管密度（10⁶ / cm²） | 良率（%） | 每晶圆芯片数 | 晶圆面积（cm²） | 良品芯片数 | 每芯片成本（$） | 每晶圆成本（$） | 掩膜数量 | 每平方厘米掩膜成本（$） |
| ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- | ---- |
| 1995（内存） | 0.35 | 64 | 0.017 | 190 | 200 | 34 | 90 | 142 | 314 | 127 | 10.88 | 1382 | 18 | 0.24 |
| 1998（内存） | 0.35 | 256 | 0.007 | 280 | 200 | 91 | 90 | 93 | 314 | 83 | 17.92 | 1487 | 20 | 0.24 |
| 2001（内存） | 0.18 | 1024 | 0.003 | 420 | 300 | 244 | 90 | 148 | 706.5 | 133 | 30.72 | 4086 | 20 | 0.29 |
| 2004（内存） | 0.12 | 4096 | 0.001 | 640 | 300 | 640 | 90 | 91 | 706.5 | 81 | 40.96 | 3318 | 22 | 0.21 |
| 2007（内存） | 0.1 | 16384 | 0.0005 | 960 | 400 | 1707 | 90 | 110 | 1256 | 99 | 81.92 | 8110 | 22 | 0.29 |
| 2010（内存） | 0.08 | 65536 | 0.0002 | 1400 | 400 | 4681 | 90 | 72 | 1256 | 64 | 140.07 | 8389 | 24 | 0.28 |
| 1995（微处理器） | 0.35 | 10 | 1 | 25 | 100 | 4 | 90 | 104 | 314 | 93 | 100 | 9300 | 18 | 1.65 |
| 1998（微处理器） | 0.25 | 21 | 0.5 | - | - | - | 90 | 89 | 314 | 80 | 105 | 8400 | 22 | 1.12 |
| 2001（微处理器） | 0.18 | 46.8 | 0.2 | - | - | - | 90 | 168 | 706.5 | 151 | 93.6 | 14134 | 22 | 0.91 |
| 2004（微处理器） | 0.12 | 107.5 | 0.1 | - | - | - | 90 | 140 | 706.5 | 126 | 107.5 | 13545 | 24 | 0.80 |
| 2007（微处理器） | 0.1 | 160 | 0.05 | - | - | - | 90 | 211 | 1256 | 189 | 150 | 24570 | 24 | 0.82 |
| 2010（微处理器） | 0.08 | 558 | 0.02 | - | - | - | 90 | 177 | 1256 | 159 | 111.6 | 17744 | 26 | 0.54 |

从这些数据可以看出，随着特征尺寸的缩小，制造成本和良率面临着巨大挑战。例如，为了保证所需的良率水平，对晶圆清洁度的要求极高，且要在降低成本的情况下实现。

6. 良率提升面临的挑战

良率损失通常发生在制造过程的预期参数与实际参数不匹配时，这可能是由于工艺干扰和/或非最优的IC设计导致的，会造成性能不足（如功耗过大、延迟过长）或功能失效。

良率损失通常由功能良率（Yfnc）和参数良率（Ypar）的乘积表示，这两个良率组件会随时间变化。在产品生命周期的初期，参数良率损失可能占主导地位，此时需要通过改变工艺参数或重新设计IC来解决设计 - 工艺不匹配的问题。而在克服初期良率困难后，点缺陷导致的良率损失机制通常会占主导地位。

SIA路线图中的一些关键特征，如最小特征尺寸减小、芯片尺寸增加、晶圆尺寸增大、金属层数增加以及栅极氧化物厚度减小等，都会对良率提升产生负面影响：
- 最小特征尺寸减小 ：
- 增加可能导致短路或开路的缺陷数量。
- 增加“不可见”缺陷的百分比，使基于可见光的晶圆检测设备难以检测到缺陷。
- 提高晶体管“关断”电流水平，使Iddq测试对缺陷诊断的价值降低。
- 增大晶体管阈值电压的方差，导致更多IC性能失效。
- 增加信号耦合故障的百分比。
- 提高晶圆检测成本，需要依赖缓慢且昂贵的电子束技术。
- 芯片尺寸增加 ：
- 降低通过传统测试方法观察电路节点的可观测性。
- 增加延迟故障的百分比。
- 增加时钟偏移相关故障的可能性。
- 增加电源相关故障的可能性。
- 晶圆尺寸增大 ：增加因全局工艺变化导致的故障百分比。
- 金属层数增加 ：
- 增加由光学不可检测缺陷导致的故障百分比。
- 增加接触/通孔相关故障的可能性。
- 增加传统失效分析技术（如“热点”、“电压对比”或“暗相机”）应用的难度。
- 栅极氧化物厚度减小 ：
- 增加栅极氧化物针孔的密度。
- 增加等离子体充电导致的栅极氧化物损伤，产生低但危险且难以检测的栅极电流。

7. 应对策略：基于测试的失效分析与IC设计可诊断性

为了应对SIA路线图带来的挑战，需要采用新的良率提升方法。在良率提升的不同阶段，都需要依赖基于测试的失效分析方法。在阶段A1，需要专注于识别产品 - 工艺不匹配问题，开发新的面向制造的设计技术；在阶段A2，由于缺陷尺寸减小，短周期污染控制的有效性降低，需要开发基于成品IC器件故障症状的失效机制检测和识别方法。

同时，IC设计的可诊断性也至关重要。通过改进电路的可观测性，如使用扫描链、内部测试点和额外电路使内部节点可观测，以及设计合适的诊断测试程序，可以提高产品的可诊断性。初步的成本分析表明，通过适当的电路设计提高可诊断性，可以显著提高晶圆厂的生产率并降低每颗芯片的成本。

以下是一个简单的流程图，展示了良率提升的过程：

graph LR
    A[产品设计] --> B[制造过程]
    B --> C{良率是否达标}
    C -- 是 --> D[量产]
    C -- 否 --> E[失效分析]
    E --> F[调整设计或工艺]
    F --> B

半导体测试与失效分析：应对行业挑战的关键策略

8. 具体会议内容与技术探讨

在相关会议中，众多技术主题被深入探讨，涵盖了测试与特征分析、各类技术手段、MEMS 器件、分立半导体、封装与电子束等多个领域。

测试与特征分析

• IDDQ 向量的缺陷覆盖率实验数据 ：I. Clemminck 等人给出了 IDDQ 向量的缺陷覆盖率实验数据，为测试提供了重要参考。
• 基于 CAD 的单故障 CMOS LSI 失效诊断方法 ：M. Sanada 提出了一种基于 CAD 的单故障 CMOS LSI 失效诊断方法，利用异常 IDDQ 进行故障诊断。
• 非易失性存储器的新型位间依赖关系 ：D. Boyne 等人研究了非易失性存储器中的新型位间依赖关系及其对测试和失效分析的影响。
• 深亚微米 CMOS 器件隔离泄漏机制分析 ：H. Sur 等人分析了深亚微米 CMOS 器件的隔离泄漏机制。

技术手段

• 扫描荧光微热成像 ：D. L. Barton 等人介绍了扫描荧光微热成像技术，可用于温度分布检测。
• 扫描热显微镜的高分辨率温度剖面分析 ：G. M. Fiege 等人利用扫描热显微镜实现了高空间和温度分辨率的温度剖面分析。
• 液晶热点检测方法的热和光学增强 ：S. Ferrier 研究了液晶热点检测方法的热和光学增强技术。
• 背面光和热发射显微镜技术在先进存储器件中的应用 ：S. - S. Lee 等人将背面光和热发射显微镜技术应用于先进存储器件的失效分析。

MEMS 器件

• 表面微加工加速度计的失效分析挑战 ：M. P. Saltmarsh 探讨了表面微加工加速度计的失效分析挑战。
• MEMS 器件的失效分析 ：K. A. Peterson 等人对 MEMS 器件的失效分析进行了研究。

分立半导体

• 锎 - 252 作为半导体器件测试和分析的实验室辐射源 ：J. Plante 等人研究了锎 - 252 作为实验室辐射源在半导体器件测试和分析中的应用。
• 台面二极管的树枝状生长失效 ：P. Singh 等人分析了台面二极管的树枝状生长失效问题。
• 激光扫描显微镜在化合物半导体正向电压回退分析中的应用 ：M. L. Morris 等人将激光扫描显微镜应用于化合物半导体正向电压回退的分析。
• 泵浦激光二极管突发故障的解释 ：A. Bonfigliò 等人对泵浦激光二极管的突发故障进行了解释。

封装与电子束

• 球栅阵列（BGA）封装的透射声学检测 ：T. M. Moore 等人介绍了球栅阵列（BGA）封装的透射声学检测方法。
• 陶瓷封装中通过微电流测量检测水分 ：A. Hirai 等人研究了通过微电流测量检测陶瓷封装中水分的方法。
• 激光微化学技术在倒装芯片调试和失效分析中的应用 ：S. Silverman 等人探讨了激光微化学技术在倒装芯片调试和失效分析中的应用。
• 单接触电子束诱导电流显微镜在集成电路失效分析中的应用 ：J. C. H. Phang 等人将单接触电子束诱导电流显微镜应用于集成电路的失效分析。

9. 案例分析

会议中还分享了多个实际案例，展示了失效分析在解决半导体制造问题中的重要作用。

失效分析的商业方面

R. Frank 和 T. Lee 讨论了失效分析的商业方面，强调了失效分析对企业的重要性。

EEPROM 单元的工艺诱导失效机制

Y. L. Tsang 等人识别并解决了 EEPROM 单元中的工艺诱导失效机制。

利用二次离子质谱法隔离移动离子

R. John 利用二次离子质谱法隔离了移动离子，解决了相关失效问题。

通过电化学湿法蚀刻检测栅极氧化物缺陷

N. Ohtani 等人通过电化学湿法蚀刻在 KOH:H₂O 溶液中检测了栅极氧化物缺陷。

旋涂玻璃（SOG）污染导致的单通孔失效

P. Isakanian 等人分析了旋涂玻璃（SOG）污染导致的单通孔失效问题。

利用失效分析技术优化 TLM 0.35μm 工艺的钝化过程

S. Bothra 等人利用失效分析技术优化了 TLM 0.35μm 工艺的钝化过程。

发射显微镜在 CMOS ASIC 器件失效分析中的有效性

K. H. Parekh 等人展示了发射显微镜在 CMOS ASIC 器件失效分析中的有效性。

消除镀锡电极上的晶须生长

M. Endo 等人介绍了消除镀锡电极上晶须生长的方法。

10. 其他技术研究

会议中还有许多其他技术研究成果，为半导体测试与失效分析提供了更多的方法和思路。

CMOS 结构在 HBM 和 COM ESD 应力测试下的特性

G. Meneghesso 等人研究了 CMOS 结构在 HBM 和 COM ESD 应力测试下的特性。

BiCMOS 排序良率提升

J. Douglass 等人通过隔离局部缺陷机制和精确的 TEM 横截面分析，实现了 BiCMOS 排序良率的提升。

SEM 设备在亚半微米半导体应用中的能力评估

J. Cowan 等人评估了 SEM 设备在亚半微米半导体应用中的能力。

电压对比在 1M SRAM 单比特失效分析中的应用

D. Luo 等人将电压对比应用于 1M SRAM 单比特失效分析。

11. 总结与展望

综上所述，半导体测试与失效分析在半导体制造中起着至关重要的作用。SIA 路线图为行业发展设定了高目标，但也带来了诸多挑战，如良率提升困难、制造成本增加等。为了应对这些挑战，需要不断提高失效分析的效率，发展新的基于测试的失效分析方法，同时注重 IC 设计的可诊断性。

通过 ISTFA 等会议平台，失效分析师们可以交流经验、分享成果，共同推动半导体测试与失效分析技术的发展。未来，随着半导体技术的不断进步，测试与失效分析技术也需要不断创新和完善，以适应行业的发展需求。

以下是一个总结性的表格，展示了 SIA 路线图对半导体制造各方面的影响及应对策略：
| 影响因素 | 具体影响 | 应对策略 |
| ---- | ---- | ---- |
| 最小特征尺寸减小 | 增加缺陷数量、降低检测能力、影响测试效果等 | 发展新的检测技术、提高失效分析效率 |
| 芯片尺寸增加 | 降低可观测性、增加故障可能性 | 改进测试方法、提高电路可诊断性 |
| 晶圆尺寸增大 | 增加全局工艺变化导致的故障 | 优化工艺控制、加强失效分析 |
| 金属层数增加 | 增加不可检测缺陷故障、提高分析难度 | 开发新的分析技术、改进传统方法 |
| 栅极氧化物厚度减小 | 增加栅极氧化物损伤风险 | 优化工艺参数、加强检测手段 |

graph LR
    A[SIA路线图挑战] --> B[良率提升困难]
    A --> C[制造成本增加]
    B --> D[基于测试的失效分析]
    C --> D
    D --> E[提高失效分析效率]
    D --> F[发展新方法]
    E --> G[IC设计可诊断性]
    F --> G
    G --> H[解决行业问题]

通过以上的分析和探讨，我们可以看到半导体测试与失效分析是一个复杂而重要的领域，需要行业内各方的共同努力，不断探索和创新，以实现半导体产业的可持续发展。