FPGA_串行加法器

四位串行加法器：

　　　　被加数a,加数b,低位进位ci，和数s,进位co.

Verilog代码：

module cxjfq(a,b,ci,s,co);

input[3:0] a,b;
input ci;
output[3:0] s;
output co;

assign {co,s} = a+b+ci;

endmodule

仿真结果：

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