VCS quick start

准备知识

interactive mode = debug mode
optimized mode = batch mode
调试阶段推荐使用debug mode，回归阶段可以使用batch mode。
<placeholder>：占位符，需要替换，不能省略
[option]：可选的参数
a|b|c：n选1，不能省略

3-step运行

analysis: vlogan

本步骤进行：

1. 语法检查
2. 生成中间文件
3. 生成库。-work指定源文件关联到哪个库；config文件和源文件一样要进行analysis；

elabration: vcs

本步骤进行库的链接，链接后生成可执行文件。-o可指定可执行文件的名字，否则默认名字为simv。命令格式为：

vcs [elab_opt] [libname.]design_unit

design_unit可以是top设计的顶层名字，也可以是top-level的config的名字。

simulation: ./simv

运行可执行文件。

2-step运行

compile

analysis + elabration，使用命令“vcs”。

simulation

同3-step。

1-step运行

实际是elabration/compile步骤-R选项的运用。

-R：生成可执行文件后立即执行。

hello demo

verilog version

$vcs tb.v -R
module TB();
	initial beign
		$display("hello, world!");
	end
endmodule

system version

$vcs -sv tb.sv -R
program TB();
	initial beign
		$display("hello, world!");
	end
endprogram