通过2-4译码器学习Verilog电路特性assign

2-4译码器源程序

 仿真程序

仿真时序

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注意此处使用的线网型变量，assign程序都是并发的，但是有引脚改变会改变其他线网变量的值（和公式有关），改变的值只和触发他时刻的数据值有关。可以想一下，电路电平是从输入到输出不断推进的，并非直接赋值，这就导致有一定的时延和处理时间，具有先后顺序。