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RSS订阅原创 从零到一：最小 AXI-Lite 示例完全实战指南（附完整仿真代码）
本文提供了一个从零开始的AXI-Lite协议实战指南，通过最小化示例帮助读者快速掌握这一轻量级总线协议的核心要点。文章分为两部分： 基础概念：介绍了AXI-Lite作为AXI4简化版的特性，包括单次传输、独立读写通道和握手机制，并对比了其与AXI4的关键差异。重点阐述了最小示例学习方法的高效性。 信号详解：详细解析了AXI-Lite各通道的信号定义，特别是WSTRB字节使能和响应码的含义。深入讲解了VALID/READY握手机制这一核心概念，通过四种典型场景说明数据传输条件，并展示了完整的写操作时序示例。
2025-12-28 12:00:00
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原创 【ZYNQ必学】PS-PL架构完全解析：从零理解ARM+FPGA融合设计(附实战案例)
ZYNQ SoC芯片革命性融合ARM处理器与FPGA，实现PS(处理系统)和PL(可编程逻辑)协同设计。PS包含双核Cortex-A9处理器及丰富外设，适合控制任务；PL基于7系列FPGA架构，提供并行计算能力。相比传统FPGA，ZYNQ通过硬核处理器避免资源浪费，1GHz主频支持完整操作系统，同时保留FPGA的灵活性和高性能加速能力。典型应用场景包括嵌入式视觉、通信基带处理等需要软硬件协同的领域，显著降低系统复杂度并提高开发效率。
2025-12-28 09:35:02
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原创 APB总线协议完全攻略：从入门到精通，一文掌握低速外设总线设计(附Verilog实现)
APB总线协议是ARM AMBA协议族中最基础的低速外设总线，具有低成本、低功耗、低复杂度的特点。本文全面介绍了APB总线的发展历程、版本对比和应用场景，重点分析了APB3/4/5版本的核心特性差异。APB采用单主多从架构，适用于连接UART、I2C、GPIO等低速外设，与AHB/AXI高速总线配合使用。文章详细对比了APB与AHB/AXI的区别，并给出版本选择建议：APB3适合一般SoC设计，APB4适用于高端系统，APB5则面向安全关键应用。通过本文，读者可以系统掌握APB总线设计要点。
2025-12-27 10:00:00
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原创 AXI-Full突发传输完全攻略：从INCR/WRAP/FIXED到4KB边界、地址计算、响应机制(附实战案例)
AXI-Full突发传输是FPGA/SoC设计中提升数据传输效率的关键机制。本文深入解析AXI-Full突发传输的三种类型(INCR/WRAP/FIXED)、地址计算规则和响应机制，并给出实战案例。主要内容包括： 突发传输基础：对比单次传输，突发传输通过一次地址握手传输多个数据，显著提升吞吐量 三种突发类型： INCR：地址递增，适用于内存访问 WRAP：地址环绕，用于循环缓冲区 FIXED：地址固定，适合FIFO访问 关键参数：突发长度(AxLEN)和突发大小(AxSIZE)的计算规则 4KB边界限制的处
2025-12-26 20:00:00
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原创 FPGA必学技能：AXI4-Lite寄存器映射完全攻略（从协议原理到工程实战+Verilog代码+调试技巧）
本文全面介绍了AXI4-Lite总线协议及其寄存器映射实现方法。主要内容包括： 协议基础：AXI4-Lite的发展历程、五通道架构和握手机制 信号详解：详细解析写地址、写数据、写响应、读地址和读数据五个通道 寄存器映射：地址空间规划、寄存器类型设计及Verilog实现 工程实战：提供完整的AXI4-Lite从机模块代码示例 调试技巧：常见问题分析及解决方法 通过学习，读者将掌握AXI4-Lite寄存器映射的核心技术，能够独立完成FPGA设计中的总线接口开发。文章包含协议时序图、代码示例和调试建议，适合FPG
2025-12-24 19:30:00
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原创 FPGA实现HDMI输出完全攻略：从接口原理到4K显示全流程（附代码模板+调试技巧）
本文全面介绍了FPGA实现HDMI输出的关键技术，包括HDMI接口原理、TMDS编码方法和4K显示实现流程。主要内容涵盖：1）HDMI接口标准与引脚定义；2）TMDS 8b/10b编码原理与实现；3）视频时序参数配置；4）FPGA硬件设计要点；5）1080p/4K分辨率实现方法；6）常见问题调试技巧。文章提供完整的Verilog代码模板和信号完整性优化方案，帮助开发者快速掌握FPGA HDMI输出技术，从基础应用到高端4K显示全覆盖。
2025-12-23 20:00:00
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原创 FPGA驱动LCD/OLED完全攻略：从接口原理到显示驱动全流程（附代码模板+调试技巧）
FPGA驱动LCD/OLED显示技术指南 本文全面介绍了FPGA驱动LCD和OLED显示屏的技术要点，包含以下核心内容： 显示原理对比 LCD被动发光，需背光源，寿命长但功耗高 OLED主动发光，功耗低响应快，但易烧屏 常见显示模块 小尺寸OLED（0.96-1.3寸）常用SPI/I2C接口 中等LCD（2.4-3.5寸）多采用并行接口 大尺寸RGB-LCD（7-10.1寸）使用RGB并行接口 接口标准分析 SPI/I2C适合小屏，接线简单 并行接口速率较高 RGB接口支持高分辨率实时显示 应用选型建议 便
2025-12-22 20:00:00
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原创 FPGA实现VGA显示完全攻略：从时序原理到彩条显示全流程（附代码模板）
本文详细介绍了使用FPGA实现VGA显示的全过程，重点包括：1）VGA接口标准与引脚定义；2）RGB信号DAC转换实现方案；3）VGA时序原理与扫描方式；4）常用分辨率参数对比。文章以640×480@60Hz为例，详细解析了行场时序参数，并提供了电阻网络DAC的FPGA实现方案，适合FPGA初学者从零开始学习VGA显示技术。文中还包含时序图、参数表和实现要点，为开发者提供了完整的技术参考。
2025-12-21 10:30:00
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原创 FPGA UART全攻略：手把手教你写带FIFO的高可靠串口收发器(附源码)
FPGA UART设计指南：从协议到带FIFO的工业级实现 摘要 本文详细介绍了FPGA实现UART串口通信的完整方案。首先解析UART协议核心，包括帧格式（8-N-1）和波特率计算原理。然后提出带FIFO的高可靠架构，通过波特率发生器、收发模块和异步FIFO实现稳定通信。重点讲解了接收模块的16倍过采样策略和状态机设计，以及发送模块的并串转换实现。方案解决了跨时钟域同步、噪声滤波和速率匹配等关键问题，最终实现了一个可参数化配置的工业级UART收发器，支持多路并发和高速传输（10Mbps+）。
2025-12-20 10:30:00
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原创 FPGA SPI全攻略：主从模式Verilog实现与调试秘籍(附源码)
本文深入探讨FPGA实现SPI通信的关键技术，涵盖SPI协议的4种工作模式、主从机设计架构及Verilog实现细节。文章首先解析SPI协议核心原理，包括时钟极性和相位配置；随后提出基于状态机的FPGA设计策略，重点介绍移位寄存器技巧；最后给出完整的SPI主机Verilog实现方案，包含参数化接口定义、分频计数器和状态跳转逻辑。该设计支持可配置的时钟极性和相位，采用系统时钟驱动方式确保时序可靠性，为FPGA与SPI外设通信提供高效解决方案。
2025-12-19 20:00:00
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原创 FPGA必备技能：I2C协议从入门到精通完全攻略（含主从机Verilog实战代码+时序波形详解）
摘要 I2C总线协议是一种广泛应用于FPGA设计的串行通信标准，采用两根线（SCL时钟线和SDA数据线）实现同步、半双工的多设备通信。本文系统介绍了I2C的发展历程，从1982年的100kbit/s标准模式演进到2021年支持5Mbit/s速率的安全增强版本。详细解析了I2C的核心特性，包括开漏输出、多主机仲裁和地址寻址机制，并展示了典型拓扑结构。重点阐述了I2C在FPGA设计中的关键作用，如配置外设、连接传感器和存储设备，同时分析了FPGA实现I2C的灵活性和时序控制等挑战。文章为FPGA工程师提供了全面
2025-12-18 21:58:23
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原创 FPGA设计:亚稳态原理深度剖析与危害防范完全指南(附MTBF计算实战)
FPGA亚稳态问题深度解析与防范指南 摘要：本文全面剖析FPGA设计中的亚稳态问题，这一数字电路设计的"定时炸弹"具有偶发性强、难以复现、危害严重等特点。文章首先阐释亚稳态的物理本质，即触发器在时钟沿附近采样变化数据时产生的中间不稳定状态。通过建立时间、保持时间、恢复时间和去除时间等关键时序参数的分析，揭示了亚稳态的产生机理。文章重点介绍了跨时钟域信号传输的风险，并提供了MTBF计算公式评估系统可靠性。最后给出了异步复位同步释放等工程解决方案，帮助设计者建立正确的防范意识，降低这一隐蔽风
2025-12-17 19:45:00
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原创 FPGA时钟约束完全攻略:create_clock与create_generated_clock从入门到精通(附实战案例)
本文系统讲解FPGA时钟约束方法，重点解析create_clock和create_generated_clock的使用技巧。主要内容包括： 时钟约束基础概念 时钟约束在综合优化、布局布线和静态时序分析中的关键作用 时钟分类：主时钟、衍生时钟和虚拟时钟 时序路径分析原理 核心约束方法详解 create_clock用于约束外部输入时钟 create_generated_clock处理内部生成的时钟信号 虚拟时钟在I/O时序约束中的应用 实战应用场景 分频/倍频时钟约束 时钟相移处理 跨时钟域设计约束 通过典型示
2025-12-16 19:30:00
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原创 FPGA时序约束必修课:XDC/SDC约束文件从入门到精通(附实战案例)
本文详细介绍了FPGA时序约束中衍生时钟的定义与约束方法。主要内容包括： 衍生时钟基础概念：说明衍生时钟是由主时钟经过分频、倍频或相移产生的时钟信号，需要正确约束才能确保时序分析准确性。 约束语法详解：介绍create_generated_clock命令的参数和使用方法，包括-name、-source、-divide_by、-multiply_by等关键参数。 典型约束场景： 分频时钟约束（2分频、4分频、奇数分频） 倍频时钟约束（PLL输出） 分频倍频组合约束 使用edges参数定义非对称时钟 相移时钟约
2025-12-15 20:00:00
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原创 FPGA跨时钟域利器：异步FIFO设计与验证完全攻略（含格雷码+空满判断+Verilog实战代码）
本文系统介绍了异步FIFO的设计与验证方法。作为FPGA跨时钟域数据传输的核心技术，异步FIFO通过格雷码转换和同步机制解决亚稳态问题，实现可靠的数据缓冲。文章详细讲解了异步FIFO的工作原理、格雷码转换算法、空满判断逻辑等关键技术，并提供了完整的Verilog实现代码。同时涵盖了测试平台搭建、功能仿真、时序验证等验证方法，帮助开发者掌握从设计到验证的全流程。异步FIFO在高速接口、视频处理、通信系统等领域有广泛应用，是FPGA设计中必备的核心技能。
2025-12-15 20:00:00
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原创 Vivado综合实现报错全攻略：从入门到精通的避坑指南（附解决方案速查表）
本文系统总结了FPGA开发中常见的综合实现报错类型及其解决方案。主要内容包括：1）语法错误类（未声明信号、位宽不匹配、敏感列表错误等）；2）时序约束类（时钟未约束、时序违例等）；3）资源不足类（LUT/BRAM/DSP资源耗尽）；4）时钟域交叉类（CDC路径未约束、亚稳态风险）；5）综合优化类（Latch推断、组合逻辑环路）；6）实现布局布线类（布线资源耗尽、时序收敛失败）。针对每类问题提供典型报错信息、错误原因分析、正确代码示例和避坑技巧，帮助开发者快速定位和解决FPGA设计中的常见问题。
2025-12-14 10:00:00
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原创 组合逻辑 vs 时序逻辑：Verilog/SV可综合模板与锁存器避坑（含实战案例）
本文系统介绍了Verilog/SystemVerilog中组合逻辑和时序逻辑的设计方法，重点包括： 核心概念对比：明确组合逻辑（无记忆、实时响应）与时序逻辑（有时钟同步、有存储）的本质区别 设计模板： 组合逻辑推荐使用always @(*)或assign语句 时序逻辑采用always @(posedge clk)结构 提供寄存器、计数器等典型电路模板 关键实践： 组合时序分离原则 锁存器产生机制及规避方法 不可综合写法的识别与避免 工程化方法： SystemVerilog的语义化过程块(always_com
2025-12-13 10:00:00
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原创 Verilog阻塞赋值 vs 非阻塞赋值：事件队列深解与黄金法则（不再踩坑）
Verilog阻塞与非阻塞赋值核心解析 摘要 Verilog中阻塞赋值(=)与非阻塞赋值(<=)的区别是硬件设计的关键概念。阻塞赋值立即执行并更新变量，适合组合逻辑；非阻塞赋值在时间步结束时更新，模拟寄存器并行特性，适用于时序逻辑。必须遵循黄金法则： 组合逻辑使用阻塞赋值 时序逻辑使用非阻塞赋值 禁止混用两种赋值方式 典型错误案例显示，在移位寄存器中使用阻塞赋值会导致功能错误。深入理解Verilog事件队列的分层执行机制(Active/NBA区域)是掌握赋值语义的基础。SystemVerilog通过语
2025-12-11 20:00:00
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原创 Verilog核心语法速查：可综合写法、运算符陷阱与SV增强（附模板）
本文是一份Verilog/SystemVerilog核心语法速查手册，主要包含以下内容： 重点语法速查：涵盖模块定义、参数化设计、数据类型、运算符、过程块等核心语法，特别标注可综合与不可综合语法。 工程实践指导：提供模块化设计规范、参数化模板、运算符优先级表及常见陷阱，强调ANSI-C风格端口声明和名称映射实例化等最佳实践。 SystemVerilog增强：介绍logic统一类型、语义化过程块、枚举结构体等现代化特性。 实用案例：包含参数化加法器、通用计数器等可综合设计模板。 调试资源：提供综合警告处理、仿
2025-12-10 20:00:00
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原创 verilog状态机设计模式（三段式写法）
本文摘要： 三段式状态机设计是Verilog中推荐的实现方式，它将状态机划分为三个清晰模块：时序状态寄存器、组合次态计算和时序输出逻辑。相比传统的一段式和两段式写法，三段式具有结构清晰、时序优化、可维护性强等优势。文章详细对比了三种实现方式的差异，提供了Moore型和Mealy型状态机的标准模板，并介绍了状态编码、完备性设计等进阶内容。还涵盖SystemVerilog工程化实现、实战案例和调试技巧，帮助读者掌握高效可靠的状态机设计方法。
2025-12-09 20:00:00
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原创 Vivado2017.4_点亮LED工程搭建指南
本文详细介绍了使用Vivado 2017.4实现LED闪烁功能的完整流程。主要内容包括：创建RTL工程并选择器件型号；添加Verilog设计文件（顶层模块、时钟分频器和LED驱动模块）；编写XDC约束文件进行引脚映射；完成综合、实现与比特流生成；通过JTAG下载到开发板进行验证。文章提供了可直接使用的代码模板和详细注释，并强调路径规范、器件选择要点和常见问题排查方法。针对不同板卡，需根据原理图调整时钟频率和LED引脚配置。整个流程适用于Xilinx 7系列和Zynq开发板，适合FPGA初学者快速入门硬件设计
2025-12-08 20:00:00
761
原创 Vivado_Quartus安装与配置完全指南
本文为FPGA初学者提供Vivado和Quartus Prime的详细安装配置指南。主要内容包括：Vivado 2024.2/2025.1的在线安装步骤、许可证配置方法；Quartus Prime Lite 23.1/24.1的安装流程、USB-Blaster驱动安装以及与ModelSim的联调设置。文章还总结了安装路径规范、磁盘空间需求等前期准备事项，并提供常见问题速修方案和安装自检清单，帮助新手顺利完成开发环境搭建。特别强调安装路径避免中文和空格，以及许可证配置的关键要点。
2025-12-07 19:30:00
810
原创 FPGA流水线除法器/加法器/乘法器_设计详解
本文详细介绍了FPGA中流水线技术在运算器设计中的应用，重点阐述了除法器、加法器和乘法器的流水线实现方法。文章首先介绍了流水线设计的基础理论，包括其优缺点和关键概念。随后分别详细讲解了基于移位减法算法的流水线除法器、8位4级流水线加法器和8×8流水线乘法器的设计原理与Verilog实现代码。通过流水线技术，这些运算器能够显著提高数据吞吐率和工作频率，实现面积换速度的设计目标。文章还提供了完整的测试验证代码和性能分析，为FPGA数字系统设计提供了实用的参考方案
2025-09-21 10:36:54
1462
原创 FPGA超高速接口GTP_GTY_GTX使用说明
本文全面介绍了FPGA超高速接口GTP/GTX/GTH/GTY的技术原理与实际应用。文章深入分析了8B/10B编码技术、时钟数据恢复(CDR)、收发器内部PMA/PCS架构等核心技术，详细阐述了Aurora协议的配置方法和IP核参数设置。通过高速数据采集、多通道视频传输、分布式计算节点互连等实际应用案例，展示了从0.5Gbps到32.75Gbps不同速率等级接口的设计要点。文章还提供了完整的PCB设计指导、时序处理方法、IBERT调试技巧和常见问题解决方案。
2025-09-21 08:51:19
1156
原创 FPGA交通灯设计报告(源码+管脚约束+实物图+设计报告)
本项目基于FPGA技术设计实现了智能交通灯控制系统。采用Verilog HDL语言编程，运用状态机设计思想，实现了四相位交通灯控制逻辑、数码管倒计时显示和紧急处理功能。系统包含顶层控制模块、LED控制模块、数码管显示模块等核心组件，具有高实时性和可靠性特点。通过仿真验证和实物测试，系统能够准确控制红绿黄灯切换时序，显示剩余时间，并支持紧急状态处理，满足实际交通控制需求。项目展现了FPGA在数字系统设计中的优势和应用价值。
2025-09-14 13:30:54
1071
原创 SystemVerilog学习【七】包(Package)详解
SystemVerilog包(Package)详解摘要： SystemVerilog的包机制解决了传统Verilog在代码组织和重用方面的局限性。包提供命名空间隔离，避免全局声明污染，支持更好的封装和模块化。通过示例展示了包的声明、导入、成员访问等基本用法，包括参数、函数、类等元素的组织方式。特别介绍了UVM验证方法学中包的典型应用，如配置对象、事务项、序列和驱动器的封装。包机制使验证组件更易于维护和重用，支持现代验证环境的构建。文章还提供了完整的SystemVerilog学习系列资源链接。
2025-08-30 11:59:20
866
原创 SystemVerilog学习【六】功能覆盖率详解
SystemVerilog功能覆盖率是验证设计功能完整性的关键机制。它通过covergroup和coverpoint结构自动收集覆盖率数据，相比传统Verilog手动统计更高效准确。功能覆盖率可用于评估验证完整性、指导测试用例生成、优化回归测试和判断验证收敛。典型应用包括定义地址/数据范围覆盖点、操作类型分类和交叉覆盖分析，帮助验证工程师全面评估设计功能点是否被充分测试。
2025-08-28 21:59:24
1190
原创 SystemVerilog学习【五】断言详解
SystemVerilog断言摘要 SystemVerilog断言(Assertion)弥补了传统Verilog在验证方面的不足，提供了强大的形式化验证能力。主要分为两类： 立即断言：在过程块中同步执行，适用于简单的条件检查 并发断言：独立于设计代码运行，持续监控时序关系 property是断言的核心构造，用于定义复杂的时序属性，支持参数化和重用。
2025-08-24 16:12:21
1246
原创 SystemVerilog学习【四】约束随机化编程详解
本文详细介绍了SystemVerilog中的约束随机化编程技术，主要包括四方面内容： 约束语法基础 - 比较传统Verilog与SystemVerilog在随机化机制上的差异，展示基本约束表达式和范围约束、集合约束、算术约束的实现方法。 权重约束 - 讲解如何通过dist关键字为不同随机值分配概率权重，区分:=和:/操作符的权重分配方式。 条件约束 - 演示if-else条件约束和implication(->)约束的使用场景，展示如何根据变量状态动态调整约束条件。
2025-08-24 13:19:00
1257
原创 SystemVerilog学习【三】类和面向对象编程详解
本文详细介绍了SystemVerilog的类和面向对象编程特性，旨在解决传统Verilog在复杂验证环境中的局限性。文章涵盖了类的基本概念、句柄的安全使用、对象拷贝机制（浅拷贝与深拷贝），深入阐述了面向对象编程的三大要素：封装、继承和多态。重点介绍了参数化类的定义、实例化和实际应用，展示了如何构建通用数据结构和验证环境。通过丰富的代码示例和Verilog对比，说明了SystemVerilog面向对象特性在提高代码重用性、数据封装能力和验证平台标准化方面的优势，为构建现代硬件验证环境提供了必要的理论基础和实践
2025-08-24 10:16:22
722
原创 SystemVerilog学习【二】接口(Interface)详解
本文档全面介绍了SystemVerilog接口的核心概念和应用技术。首先分析了传统Verilog模块连接的问题，阐述了SystemVerilog接口的优势和基本概念。详细讲解了接口的基本定义方法，包括简单接口、参数化接口和信号声明。深入探讨了Modport机制，通过方向定义实现不同模块的视图管理。介绍了接口中的方法定义，包括任务和函数的封装与应用。阐述了时钟块在同步操作和验证中的重要作用，以及接口断言在协议检查和时序验证中的应用。展示了接口在总线协议、存储器接口和验证平台中的实际应用案例。
2025-08-17 13:17:30
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原创 SystemVerilog学习【一】数据类型详解
本文档全面介绍了SystemVerilog的数据类型系统，涵盖从基础到高级的各种数据类型。首先阐述了四值逻辑（logic、reg、wire）与二值逻辑（bit、byte、int等）的区别，以及符号类型和类型转换机制。接着详细讲解了数组类型，包括定宽数组、动态数组、队列和关联数组的声明、初始化和操作方法。文档深入探讨了数组的各种内置方法，如直接赋值、大小查询、运算操作、排序和定位功能。此外，还介绍了结构化数据类型（结构体和联合体）、枚举类型的定义和使用，以及字符串变量的处理方法。
2025-08-17 12:53:28
1216
原创 SystemVerilog常用语法学习
文档全面介绍了SystemVerilog的核心语法特性，作为Verilog的超集，SystemVerilog在保持兼容性的基础上增加了丰富的验证功能。主要内容包括：数据类型增强（logic类型统一wire/reg，支持动态数组、队列等）、接口机制（简化模块连接，支持协议封装）、面向对象编程（类、继承、多态）、约束随机化（声明式约束，自动求解）、断言机制（立即和并发断言）、覆盖率收集（功能和代码覆盖率）、包和命名空间管理，以及进程控制等高级特性。
2025-08-17 11:40:30
1410
原创 FPGA--交通灯控制系统(工程代码+原理图+管脚分配)
本次设计**目的**为设计制作一个**十字路口交通指示灯简易控制电路**，该电路实现了红灯亮表示停止，绿灯亮表示通行，黄灯亮表示等待，通过控制数码管来显示时间，红绿灯通过控制LED灯来实现。1、东西、南北两条路以**绿灯20秒**--**黄灯4秒**--**红灯16秒**的顺序，依次点亮**LED灯**。2、采用倒计时显示剩余时间，每个路口使用两个**七段数码管**来显示剩余时间。3、紧急情况下，可以通过按动**紧急按钮**，将东西、南北两方向的红绿灯都置为**红灯**。按动紧急按钮后，两
2024-04-14 20:35:45
10393
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原创 FPGA--verilog 实现乒乓操作（附代码）
乒乓操作的原理简单点说就是：控制两个存储RAM1和RAM2，当数据开始存储进入RAM1时，将RAM2的数据输出进行处理；当数据开始存储进入RAM2时，将RAM1的数据输出进行处理。何时存储数据由输入数据流选择模块控制，何时输出，由输出数据流选择模块进行控制。
2022-12-02 19:53:35
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原创 verilog 四种序列检测 方法总结（连续/含有无关项/不重叠/带使能信号）
分别对1、序列连续的信号检测 2、带有无关项的序列检测 3、不重叠序列检测 4、带有使能信号的序列检测 进行了代码编写。
2022-11-30 11:40:46
2124
原创 verilog 实现 8-3译码器 拼接 16-4 译码器
16-4译码器相对于8-3译码器来说，区别在于：4-16对于3-8逻辑是：3-8有一块有输入，4-16就有输入（GS为逻辑或），3-8两块都没输入，4-16才没输入（EO为逻辑与），Y的选择按照优先编码器的规则，先判断高位，再判断低位。题目：使用两片8-3译码器拼接成一片16-4译码器。至此实现16-4译码器。
2022-11-29 11:28:13
2317
1
原创 verilog 实现4位并转串
题目如下：设计一个模块进行并串转换，要求四位宽d输入转到一位宽dout输出，输出valid_in表示此时的输入有效通过题目设计模块总共有五个接口：clk为时钟rst为低电平复位valid_in 表示输入有效[3:0] d 信号输入dout ...
2022-07-02 11:28:25
2591
FPGA实现交通灯，通过vivado2018.3建立工程
2024-04-14
双口RAM乒乓操作 verilog实现
2022-12-02
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