Rocket-Chip功能说明

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#rocket-chip #RISC-V #verilog

我根据自己的需求，配置了一个rocket-chip，我需要的硬件功能有以下(源代码为2020.03.17的src文件)：

  1. 指令集支持32位的IMAC，通用寄存器为32个。
  2. 支持4KB-ICache和4KB-DCache。
    https://blog.youkuaiyun.com/a_weiming/article/details/115058136?spm=1001.2014.3001.5501
  3. 硬件断点数量为2。
  4. PMP区域为8个。
    https://blog.youkuaiyun.com/a_weiming/article/details/115362780?spm=1001.2014.3001.5501
  5. 硬件性能计数器为2个。
    https://blog.youkuaiyun.com/a_weiming/article/details/105547789
  6. 带有DCache flush功能。
    https://blog.youkuaiyun.com/a_weiming/article/details/116090948?spm=1001.2014.3001.5501
  7. 带有clock gtae功能。
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Rocket Chip 介绍
Leo ICer的博客
01-13 2456
Rocket Chip 是基于 Chisel 开发的一款开源的 SoC 生成器，具有可综合的RTL。通过配置可以生成两种基于 RISC-V 指令集的通用处理器就。Rocket-Chip 中有两种处理器，其中顺序执行的是 Rocket，乱序执行的叫 BOOM。 Rocket-Chip 最重要的特性是可配置，它是一个 CPU 生成器，而非单一的 CPU，可以根据不同的配置生成不同的 CPU。Rocket-Chip 还支持使用扩展指令实现定制加速器，因此可以通过相应的配置来生成不同的 SoC。整个 Rock.
RocketChip
qtxzh的博客
08-22 756
文章目录LazyModuleBareSubsystemBaseSubsystemRocketSubsystemExampleRocketSystemConfig LazyModule RocketChip中所有电路模块都是LazyModule的子模块。 BareSubsystem BareSubsystem是所有子系统类层次的根。 BareSubsystem在LazyModule的基础上混入了BindingScope来支持设备树的生成。 BaseSubsystem BaseSubsystem是一个尚未添加外
rocket-chip_20.03.26.rar
03-26
rocket-chip RTL，带有以下功能： 2) 支持4KB-ICache和4KB-DCache。 3) 硬件断点数量为2。 4) PMP区域为8个。 5) 硬件性能计数器为2个。 6) 带有DCache flush功能。 7) 带有clock gtae功能。 8) 乘法器为pipeline形式。 9) local interrupt为16个。 10) PLIC入口2个。 11) 带有CLINT中断。 12) 带有JTAG DEBUG接口。 13) 带有frontend接口(AXI4/AHB)。 14) 带有memory接口(AXI4/AHB)。 15) 带有mmio接口(AXI4/AHB)。 16) 带有rom。 17) 带有ROCC接口。
探索前沿技术：Rocket Chip - 一款高效的RISC-V处理器核心设计
gitblog_00046的博客
03-22 895
探索前沿技术：Rocket Chip - 一款高效的RISC-V处理器核心设计 rocket-chip 项目地址: https://gitcode.com/gh_mirrors/roc/rocket-chip ...
探索未来计算的新星：Rocket Chip
gitblog_00038的博客
04-25 500
探索未来计算的新星：Rocket Chip 是一个开放源代码的RISC-V架构SoC（系统级芯片）设计项目，由Free Chips Project发起并维护。它为研究、教育和创新提供了灵活且高性能的平台，允许开发者自定义处理器核心、内存层次结构和其他关键组件。 技术分析 Rocket Chip 使用 Chisel 构建语言进行硬件描述，这是一种面向现代SoC设计的高级硬件描述语言，它允许工程师以更...
Rocket-chip-l2bus
a_weiming的博客
04-15 1627
本文介绍的是rocket-chip l2_frontend_bus的作用。 在介绍l2_frontend_bus前，需要有的基础知识：AHB-Lite、AHB和AXI4协议的总线基础。 具体的协议文档可以上ARM官网下载。在l2_frontend_bus功能说明中，不会对AXI4、AHB和TileLink协议进行讲解，默认大家都已经知道这些协议的核心内容。 rocket-chip在总线上可以生成三种协议，分别是AHB、AXI4和TileLink。 默认采用的是AXI4，AHB和TileLink的底层scal
Rocket-chip-RoCC(2)
a_weiming的博客
12-24 3617
rocket-chip-rocc 关于rocc的内容很多，我会分多章进行讲解。 初步规划以下面章节为划分。 1. 协议，自定义指令说明。 2. rocket-chip RoCC各模块的scala代码说明。 3. 软件代码编译实现。 4. rocket-chip RoCC各模块硬件实现和硬件仿真。 第二部分rocket-chip RoCC各模块的scala代码说明。 1) Rocket-chip中的定制CSR寄存器 利用grep指令搜索scala中关于0x7c0和0x7c1的内容，结果如下图。 顺着找下去可
Rocket-chip-RoCC(1)
a_weiming的博客
12-23 3225
rocket-chip-rocc 关于rocc的内容很多，我会分多章进行讲解。 初步规划以下面章节为划分。 1. 协议，自定义指令说明。 2. rocket-chip RoCC各模块的scala代码说明。 3. 软件代码编译实现。 4. rocket-chip RoCC各模块硬件实现和硬件仿真。 第一部分介绍的定制CSR寄存器和定制指令的协议内容。 1) CSR寄存器扩展 在The RISC-V Instruction Set Manual Volume II: Privileged Architectur
Rocket-Chip-PLIC
a_weiming的博客
05-20 2401
这次我们介绍的功能是PLIC中断。 首先我们先看一下指令集《The RISC-V Instruction Set Manual Volume II: Privileged Architecture Privileged Architecture Version 1.10》是如何定义的。 文档链接： https://riscv.org/specifications/privileged-isa/ PLIC是全局的中断单元，用于I/O设备，入口可以很多个，但上报给CORE的只有一个，也就是多个中断来临时，是
RISC-V “Rocket Chip” SoC Generator in Chisel
01-14
riscv-rocket-chip-generator-tutorial-hpca2015.pdf RISC-V “Rocket Chip” SoC Generator in Chisel
rocket-chip datasheet
02-26
Rocket是一款64bit的标量处理器，5级流水线，采用的是risc-v指令集，集成FPU，并有许多or1200没有的特性，比如：无阻塞缓存、分支预测、返回地址堆栈、硬件页表填充、cache支持ECC、支持多核等 文档是rocket-chip的架构说明
rocket-chip：一款强大的RISC-V核心生成器
最新发布
gitblog_00461的博客
11-12 710
在开源硬件设计领域，rocket-chip 无疑是一款非常出色的项目。它是一个用于实例化RISC-V Rocket核心的芯片生成器，能够帮助开发者快速构建和测试SoC设计。以下是关于rocket-chip项目的详细介绍。 ## 项目介绍 rocket-chip 项目是一个开源的硬件生成器，主要用于生成RISC-V Rocket核心。该项目基于硬件构造语言Chisel，嵌入在Scala中，通过调
RISC-V SoC生成器---Rocket Chip介绍
耐心的小黑的博客
09-06 5866
一、Rocket Chip 基本结构 Rocket Chip是基于Chisel开发的一款开源SoC生成器（Generator），也即它自己其实并不是一款处理器。它根据不同的配置参数可以产生不同的处理器的RTL代码，当配置参数确定之后，生成的才是一个真正的“处理器”。 从图中可以看出，Rocket Chip有六个组成部分： A为Core Generator，用于生成处理器核，支持Rocket-core和BOOM两种 B为Cache，包括L1 Cache和L2 Cache C为RoCC，即Rocket的用户
探索未来芯片设计的无限可能 —— Rocket-Chip 开源项目详解
gitblog_00015的博客
06-06 610
探索未来芯片设计的无限可能 —— Rocket-Chip 开源项目详解 去发现同类优质开源项目:https://gitcode.com/ 项目介绍 Rocket-Chip 是一个由 FreeChipsProject 主导的开源项目，它以 Chisel 硬件构造语言为核心，致力于构建高度可配置和可扩展的 RISC-V 微处理器核心。此项目不仅包含了生成Rocket内序流水线核心的RTL代码，还提供...
Rocket-chip学习基础篇
JACKLJ1998的博客
05-22 8135
目录 1.Chipyard Basics 环境构建（done） 2.Chipyard Simulation 仿真 3.Chipyard included RTL Generator 一些生成器组件 4.Chipyard Development Tools 5.VLSI Flow 6.Customization 10. Prototyping Flow chipyard document 6.9 教程 2.1 Rocket Pipeline 3.1 基本Config top to...
保姆级Rocket-chip自定义指令/加速器教程-chipyard学习笔记
weixin_45491279的博客
11-08 3939
chipyard/generators/rocket-chip/src/main/scala/tile路径下包含的LazyRoCC.scala文件下自带accumulator、translator、counter和blackbox这四个自定义模块，可以在和tile同级的subsystem/Configs.scala文件中找到WithRoccExample的调用。在同级的system/Configs.scala文件中可以找到RoccExampleConfig的顶层配置尝试运行如下命令。
【从嵌入式视角学习香山处理器】三、了解类似的芯片项目——RocketChip
哎呦不错哦！
01-16 1506
文章目录一、前言二、简介三、RocketChip介绍 一、前言 这篇文章主要是记录下我最近看到RocketChip项目的官方介绍文档。 二、简介 RocketChip是一个比香山发起得早的Risc-V开源芯片（SoC）项目。它本身并不直接创建SoC的各个模块的实例，包括cache、TLB、各种内部总线、FPU，甚至是加速器。而是创建各种生成器（generator），再利用生成器去生成各个部件的实例。 更进一步，RocketChip不负责创建所有的部件生成器，而是留给设计者去定义自己的SoC硬件“包含什么部
rocket-chip——vcs安装
wxkhturfun的博客
09-08 1130
１.前言 按此链接https://github.com/chipsalliance/rocket-chip进行rocket-chip的下载与编译，但是到: cd vsim make 编译出错，需要vcs故出此文，前述下载与编译仍严格按照rocket-chip的github链接 2.查看系统几核 echo $(nproc) 3.我的/etc/profile 这是其中的最后三行 export PATH=/usr/software/sbt/:$PATH export RISCV=/home/jack/roc
详解Rocket Chip RV32I核功能特性及接口标准
它详细说明了Rocket-Chip的RTL实现和它包含的多种功能，从缓存管理、硬件调试、内存保护，到中断处理和特定的接口标准。而标签则强调了与RISC-V和Verilog有关的上下文，说明了这些文件属于RISC-V开源生态中的Rocket-...
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