【verilog教程】第9篇：verilog常见问题合集

最新推荐文章于 2023-03-23 22:52:56 发布
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#verilog #systemverilog #fpga/cpld #fpga #编程语言

本文汇总了Verilog编程中常见的疑问，包括逗号问题、非阻塞赋值与判断的区别、{}的拼接作用、`include文件包含、数组切片语法以及模块组织方式。了解这些问题有助于提升Verilog编程技巧。

本文依据网络资料及工作经验整理而成，如有错误请留言。
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文章专栏：《黑猫的FPGA知识合集》

1 逗号问题

（1）模块传参的括号里面，最后一个参数没有逗号
在这里插入图片描述
在这里插入图片描述

2 verilog中小于等于和非阻塞赋值都是<=，为什么不会混淆

一种是判断语句；一种是赋值语句，编译时会自动识别。比如if（）中的就被编译为判断语句

3 “{ }”的拼接作用

在这里插入图片描述

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