- 博客(27)
- 收藏
- 关注
原创 程序计数器 PC,指令寄存器IR、状态寄存器SR、通用寄存器GR
系统架构师考试——程序计数器 PC,指令寄存器IR、状态寄存器SR、通用寄存器GR
2025-12-11 16:21:50
552
原创 verilog-1位全加器full_half_add_1bit原理/设计/验证code
verilog-1位全加器full_half_add_1bit原理/设计/验证code
2025-07-10 18:09:48
365
原创 vcs-编译选项之内部延时+nbaopt/时钟数据避免竞争-deraceclockdata
vcs-编译选项之内部延时+nbaopt/时钟数据避免竞争-deraceclockdata
2025-07-05 22:15:00
456
原创 lpddr5-7.6.1.1 MRR after Read and Write Command
lpddr5-7.6.1.1 MRR after Read and Write Command
2025-07-03 22:00:00
275
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人
RSS订阅