通信IC -- IIR滤波器设计

枯松一折

于 2024-10-06 23:58:41 发布

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文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/Wzy2082258001/article/details/142733404

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IIR滤波器

IIR滤波器通常不用于音频信号处理、部分低端视频信号处理、数字中频的频带选择器中，典型的应用例子是现在手机中都用到的FM数字立体声收音芯片（FM / BT / WiFI三合一芯片）。

典型的IIR滤波器直接型实现结构如图 3-29 所示。

IIR滤波器可以认为是由两个FIR滤波器组合而成，一个是针对输入x(n)的FIR滤波器，一个是针对输出y(n)的FIR滤波器，只是该滤波器的所有计算结果将会反馈累积到y(n)上面。

IIR滤波器的硬件实现方案

对于IIR滤波器，通常看到的表达式如下：

$H(z) = \frac{(\displaystyle z-z_{0})(z-z_{1})\cdots (z-z_{n})}{\displaystyle(z-p_{0})(z-p_{1})\cdots (z-p_{m})}$

将上述表达式转换为如下形式：

$y(n) = \sum_{i=0}^{n}b_{i}x(n-i) + \sum_{i=0}^{m}a_{i}y(m-i)$

在实现IIR滤波器时，可以将分子、分母两个表达式拆分为两个FIR滤波器设计。第一个是 $y_{0}(n) = \sum_{i=0}^{n}b_{i}x(n-i)$ ，第二个FIR是 $y_{1}(n) = \sum_{i=0}^{m}a_{i}y(m-i)$ 。将这两个滤波器的输出合并累加：

$y(n) =y_{0}(n) + y_{1}(n)$

合并后的输出即为IIR滤波器输出。由于IIR滤波器的基本硬件实现与FIR滤波器非常相似，所以此处只给出几个基本实现模式，不再详细描述IIR滤波器硬件实现。

IIR滤波器的直接型实现结构

如图 3-30 与 3-31 所示

IIR滤波器Verilog举例

所实现IIR滤波器框图如 3-33 所示

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2024/10/06 22:52:19
// Design Name: 
// Module Name: IIR
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module IIR #( parameter  BIT_WIDTH = 16 ) (
    input clk,
    input syn_rst,
    input signed [BIT_WIDTH-1:0] filter_in,
    output signed [BIT_WIDTH-1:0] filter_out
    );

    localparam SUM_WIDTH = BIT_WIDTH + 2 ;
    reg signed [SUM_WIDTH-1:0] filter_d1;
    reg signed [SUM_WIDTH-1:0] filter_d2;
    reg signed [SUM_WIDTH-1:0]  filter_reg;
    wire signed [SUM_WIDTH-1:0]  sum_result;

    always @(posedge clk ) begin
        if (syn_rst)
            begin
                filter_d1 <= 0;
                filter_d2 <= 0;
                filter_reg <= 0; 
            end
        else
            begin
                filter_reg <= {  {2{filter_in[BIT_WIDTH]}} , filter_in} ;
                filter_d1 <= filter_reg ;
                filter_d2 <= filter_d1 ;
            end
    end

    assign sum_result = filter_reg - (filter_d2>>3) + filter_d1 - (filter_d1>>2);
    assign filter_out = sum_result[BIT_WIDTH-1:0] ;
endmodule