<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[Verdvana的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/Verdvana</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; Verdvana]]></copyright><item><title><![CDATA[Quartus Prime 17.0及以上版本编译之后无法打开PLL MegaWizard的解决办法]]></title><link>https://blog.youkuaiyun.com/Verdvana/article/details/88633153</link><guid>https://blog.youkuaiyun.com/Verdvana/article/details/88633153</guid><author>Verdvana</author><pubDate>Mon, 18 Mar 2019 09:34:36 +0800</pubDate><description><![CDATA[1.出现的问题
&amp;nbsp; &amp;nbsp; &amp;nbsp; &amp;nbsp; 在Quartus Prime 17.0及以上版本中，使用PLL并且编译之后无法再次打开PLL MegaWizard进行PLL参数的修改。
&amp;nbsp; &amp;nbsp; &amp;nbsp; &amp;nbsp; IP Component中能看到PLL，但是打开就是PLL.v的源文件，只能修改一下频率。没法再打开GUI修改界面。

2.解决方法
...]]></description><category></category></item><item><title><![CDATA[固化JIC文件后无法在AS模式下下载程序的解决办法]]></title><link>https://blog.youkuaiyun.com/Verdvana/article/details/88326911</link><guid>https://blog.youkuaiyun.com/Verdvana/article/details/88326911</guid><author>Verdvana</author><pubDate>Fri, 08 Mar 2019 08:49:56 +0800</pubDate><description><![CDATA[1.出现的问题
&amp;nbsp; &amp;nbsp; &amp;nbsp; &amp;nbsp; 使用DE1-SoC开发时，在某次固化JIC文件到EPCQ后发现无法再次下载SOF或JIC文件。下载时Programmer会显示（Failed），并且无法“Auto Detect”,提示“unable to scan device chain，hardware is not connect”。如图：



&amp;nbsp; &amp;nbs...]]></description><category></category></item><item><title><![CDATA[基于FPGA的并行排序算法]]></title><link>https://blog.youkuaiyun.com/Verdvana/article/details/86755351</link><guid>https://blog.youkuaiyun.com/Verdvana/article/details/86755351</guid><author>Verdvana</author><pubDate>Sat, 02 Feb 2019 23:11:39 +0800</pubDate><description><![CDATA[1.前言
&amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; 并行排序法的总体思路就是，把每个数都跟其他数比较一下，大于则得一分，然后根据分数大小将输入的数排序。 相较于其他排序法，并行排序只需四个周期就能给他排出来，不过会占用很多资源，用面积换速度。
&amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; 八个16位数据并行排序RTL图如下：

&amp;amp;nbsp; ]]></description><category></category></item><item><title><![CDATA[在Quartus Prime 17.1以上版本中添加Frame Reader IP核]]></title><link>https://blog.youkuaiyun.com/Verdvana/article/details/86505834</link><guid>https://blog.youkuaiyun.com/Verdvana/article/details/86505834</guid><author>Verdvana</author><pubDate>Wed, 16 Jan 2019 13:02:09 +0800</pubDate><description><![CDATA[1.前言
&amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; 想在硬核上挂载一块VGA协议的TFT屏幕（5寸800*480），需要在Platform Designer中添加图像帧缓存读取控制器（Frame Reader）和VGA控制器（Clocked Video Output Intel FPGA IP）的IP核。但是17.1版本之后图像帧缓存读取控制器被整合到Frame Buffer Ⅱ (...]]></description><category></category></item><item><title><![CDATA[自定义数码管IP核，并让NiosⅡ SBT for Eclipse自动抓取驱动文件]]></title><link>https://blog.youkuaiyun.com/Verdvana/article/details/86505796</link><guid>https://blog.youkuaiyun.com/Verdvana/article/details/86505796</guid><author>Verdvana</author><pubDate>Wed, 16 Jan 2019 12:56:46 +0800</pubDate><description><![CDATA[1.前言
&amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; &amp;amp;nbsp; 在Platform Designer（原Qsys）中创建自定义六位七段独立数码管IP核并让NiosⅡ SBT for Eclipse自动抓取驱动文件。

开发环境：Quartus Prime Standard Edition 18.1
系统版本：Windows 10 Pro x64 1809


2.框架
&amp;amp;nbsp; &amp;amp;nbsp;...]]></description><category></category></item><item><title><![CDATA[为SoC-FPGA添加TFT显示屏和USB键盘]]></title><link>https://blog.youkuaiyun.com/Verdvana/article/details/86505747</link><guid>https://blog.youkuaiyun.com/Verdvana/article/details/86505747</guid><author>Verdvana</author><pubDate>Wed, 16 Jan 2019 12:47:53 +0800</pubDate><description><![CDATA[
1.前言
&amp;amp;amp;amp;nbsp; &amp;amp;amp;amp;nbsp; &amp;amp;amp;amp;nbsp; &amp;amp;amp;amp;nbsp; 手里有一块DE1-SoC开发板（导致我吃了八百个月的土），按照友晶的培训手册和小梅哥的《基于Cyclone V SoC FPGA的嵌入式系统设计教程》初步搭建起了SoC-FPGA平台，并且在上面跑了一些简单的例程。
&amp;amp;amp;amp;nbsp; &amp;amp;amp;amp;nbsp; &amp]]></description><category></category></item></channel></rss>