modelsim仿真中 do文件的写法技巧

本文介绍了Modelsim中DO文件的基本概念及其使用方法,包括DO文件的建立、常用TCL脚本语言指令、仿真步骤自动化等内容,并提供了实例演示。

Modelsim之 DO文件简介

         网上的关于DO文件的编写好像资料不多,比较杂,所以本人总结一下常用的简单语法,方便大家查看。其实本人也刚接触DO文件没多久,有纰漏很正常,欢迎指正批评,互相学习。PS:写得有点乱

  还有一个值得注意的是 我在看到这篇文章的时候我正在仿真一个verilog文件,文件中调用了一个ROM , 但是我怎么仿真 rom的输出文件都有问题, 经过一个QQ好友的指点,我发现竟然是我 QUARTUS 下考过来的库文件 有问题, 自此提醒遇到过此问题 但还没有解决的同学。。

一.DO文件的简介和工作方式

DO文件是一次执行多条命令的脚本。这个脚本可以像带有相关参数的一系列ModelSim命令一样简单,或者是带有变量,执行条件等等的Tcl程序。可在GUI里或系统命令提示符后执行Do文件。

由于TCL脚本语言内容很多,本人是刚学不久,菜鸟一个。但是针对我们这门课程的话,有些基本常用的语法还是值得提一下的,方便大家一起学习交流,如果以下内容有什么写错了,希望大家提出并批评,互相进步。

首先,我们如何建立DO文件呢?

方法挺多,一种是可以打开Modelsim,执行File/New/Source/Do命令,进入Do文件编辑方式,在编辑窗口输入仿真批处理文件的代码,以.do为扩展名保存文件。当然也可以在windows系统中新建一个记事本,在“另存为”的时候写上.do的后缀名,也是一种方法。 调用方式是在Modelsim的Transcript窗口中使用指令:do filename.do,完成对设计的自动化仿真。

 

下面简单讲讲仿真的步骤。首先我们要对一个设计进行仿真呢,我们一般需要进行以下几个步骤:

①创建一个工程和工程库;

②加载设计文件(包括你编写好的testbench);

③编译源文件;

④运行仿真,并查看结果;

⑤最后进行工程调试。

         而do文件,就是把上述的步骤①---④用tcl脚本语言来编写出来,让Modelsim来运行该do文件宏命令,并自动执行仿真的步骤。这种好处也许在小设计中没怎么表现,但是如果在一个大的工程中,常常需要对一个设计单元进行反复的调试和仿真,但是仿真时的设置是不变的,这时如果使用了do文件,把仿真中使用到的命令都保存下来了,就可以节省大量的人力,提高了工作效率。

 

下面将对照一个简单的例子counter.do,讲一下我们常用的一些基本指令。

PS:  do文件的注释是由#开始的,但不可以在代码行后面添加,只能另起一行。

正确的是:

vlib work  

#新建一个work库

错误的是:

vlib work  #新建一个work库

 

编写名为counter.do的文件,其内容为下
vlib  work (对应仿真步骤①:新建work库。该命令的作用是在当前目录下建立一个work目录,请注意不要直接在windows中新建一个work的文件夹,因为用操作系统建立的work文件夹并没有ModelSim SE自动生成的_info文件。)
vmap work  work(对应仿真步骤①:该命令的作用是将目前的逻辑工作库work和实际工作库work映射对应。也可以直接用指令“vmap work”表示将work库映射到当前工作目录下。)
vlog counter.v  counter_tb.v (对应仿真步骤②③:编译counter.v和counter_tb.v文件,默认编译到work库下。该命令的作用是编译这些文件,要注意的是文件可以单独分开编译,但是一定要先编译被调用的文件。假如是VHDL文件,只需要把指令vlog换成vcom即可。)
vsim  work.counter_tb  -t 1ns (对应仿真步骤④:仿真work库中名为counter_tb的模块,最小时间单位为1ns。)
add  wave/counter_tb/ * (该命令的作用是将testbench文件camera_tb.v中模块camera_tb下所有的信号变量加到波形文件中去,注意在“*”前要加空格。这时候你也可以看到wave文件被打开。当然也可以单个信号的添加,例如添加时钟:add wave clk 等等。)
run 2000  (该命令的作用是运行2000个单位时间的仿真。也可以用run –all命令来一直仿真下去。)

这时候就可以在wave窗口文件中看到你的仿真结果。当然也可以观察其它窗口的结果,用view *命令显示 。view *命令可以观察包括signals、wave、dataflow等窗口文件,也可以分别打开。例如用view signals来观察信号变量。

以上就是do文件的一些基本TCL脚本语言的使用,写得比较简单,但是其实复杂的也就是在添加信号线那里add wave 有比较多的参数设置而已,主要的指导仿真流程的指令还是这几条。

编写好DO文件之后,在Modelsim中,将工作目录切换到counter.v、counter_tb.v和counter.do三个文件所在目录下,然后在Transcript窗口中的命令行输入 do counter.do即可。切换工作目录的方法如下图1,点击Change Directory:

 

图1


PS: 如果在仿真的时候要修改.do文件,需要现在modelsim里运行quit -sim,退出仿真,然后修改.do文件,再保存,然后再重新执行do filename.do指令即可。

小技巧Tips:

         为了区分仿真波形窗口中的各种信号线,需要信号波形作设置,如不同信号线的颜色、显示基数、显示方式等要有区别,这时就需要在仿真波形窗口单独对每一个信号线手动进行设置,这对于不断修改源代码然后再不断地进行仿真来说,非常麻烦。

这里,我说一下有个简单的自动生成这类个性化设置DO文件的方法。首先,我们需要先进行一次仿真,在波形窗口的时候先手动对需要的信号线进行一定的设置,如下图2所示:

                                                                                                          

图2

 

然后,点击wave窗口左上角的save图标,会出现一个保存DO文件的窗口,如图3所示:

                     

图3

它的路径Pathname表示Modelsim自动在当前的默认目录下新建了一个wave.do的DO文件,我们可以自己修改保存的路径和DO文件名。

接下来我们来看一下上面保存的wave.do文件,打开如下图4所示:

图4

 

         由wave.do文件中,可以见到我们定义的那些不同颜色、不同显示方式所用的TCL脚本语言,如add wave -color Yellow /freq_meter_tb/i1/freq_data表示让该freq_data信号显示黄色…如add wave -noupdate -radix decimal /freq_meter_tb/i1/div_coef 表示让div_coef信号用十进制decimal来显示…其他的信息可以对照自己的波形设置一一对应上,其他依次类推。

         细心的同学会发现这个DO文件根本不完整,基本都是一些add wave,即是对每个信号的各种设置的TCL代码而已。不错,因为它缺少了我们之前所讲的仿真步骤①②③④,那么我们可以利用上面已学过的TCL语言来补完整它。

如在前面加上一下语句,使这个DO文件包括了仿真过程的完整指令,包括新建工作库、编译源文件、仿真testbench文件等:

vlib work

vmap work work

vlog  freq_meter.v

vlog  freq_meter_direct.v

vlog  freq_meter_tb.v

         新的DO文件如下所示:

          

图5

至此,该DO文件才能用来实现较完整的自动化仿真。

 

 

二.交互式命令

通过在主窗口的命令窗口输入命令来实现,具有更好的调试和交互功能,提供多种指令,既可以是单步指令,也可以构成批处理文件,用来控制编辑、编译和仿真流程;
常见交互式命令如下:
1.force-repeat指令
指令格式:force 开始时间 开始电平值,结束电平值 忽略时间(即0电平保持时间) -repeat 周期
force clk 0 0,1 30 -repeat 100 表示强制clk从0时间单元开始,起始电平为0,结束电平为1,0电平保持时间为30个默认时间单元,周期为100个默认时间单元,占空比为70%。
指令功能:每隔一段的周期重复一定的force命令,用来产生时钟信号,也可用来产生周期的输入信号,如01010101,00110011等。
2.force指令
指令格式:force item_name value time,value time;item_name为端口信号或内部信号,支持通配符号,但只能匹配一个;value不能默认,time,可选项,支持时间单元;
force din 16#40900000 从当前时刻起给din赋值16进制40900000;
force bus 16#F @100ns 在100ns时刻给bus赋值16进制F;
force clr 1 100 经历100个默认时间单元延迟后为clr赋值1;
force clr 1,0 100 表示clr赋值1后,经历100个默认时间单元延迟后为clr赋值为0;
3.run指令
指令格式:run timesteps time_unit,timesteps时间步长,time_unit时间单元,可以是fs、ps、ns、us、ms、sec;
指令功能:运行(仿真)并指定时间及单元;
run 100, 表示运行100个默认时间单元;
run 2500ns, 表示运行2500ns;
run -all, 表示运行全过程;
run -continue, 表示继续运行
4.force-cancel指令
指令格式:force-cancel period
指令功能:执行period周期时间后取消force命令;
force clk 0 0,1 30 -repeat 60-cancel 1000,表示强制clk从0时间单元开始,直到1000个时间单元结束;
5.view指令
指令格式:view 窗口名
指令功能:打开Modelsim的窗口
view souce,打开源代码窗口;
view wave,打开波形窗口;
view list,打开列表窗口;
view varibles,打开变量窗口;
view signals,打开信号窗口;
view all,打开所有窗口;

<think>我们正在讨论的是在Quartus项目中修改顶层文件以支持使用`(.*)`的实例端口自动连接写法(也称为隐式端口连接),并生成适用于ModelSim仿真代码。但根据之前的讨论,我们知道Quartus可能不完全支持`(.*)`语法,所以我们需要考虑替代方案。然而,用户特别要求使用`(.*)`写法,因此我们需要找到一种方法。然而,请注意:在IEEEVerilog标准中,`.*`是SystemVerilog的特性,用于自动连接实例端口。如果Quartus的Verilog编译器不支持SystemVerilog,则可能不支持`.*`语法。因此,我们需要做两件事:1.修改顶层文件以使用`.*`语法(如果工具支持SystemVerilog)。2.生成ModelSim仿真代码,因为ModelSim通常支持SystemVerilog。但是,如果Quartus项目设置使用的是纯Verilog(而不是SystemVerilog),则可能不支持`.*`。因此,我们可能需要将文件后缀改为`.sv`以表示SystemVerilog文件,并在Quartus中设置使用SystemVerilog编译器。步骤:-将顶层文件保存为`.sv`后缀(例如`top_digital_clock.sv`)。-在Quartus中设置该文件为顶层,并确保项目设置中允许使用SystemVerilog。-在顶层模块中使用`.*`进行实例化。修改后的顶层模块代码(使用SystemVerilog的`.*`语法):```verilogmoduletop_digital_clock(inputclk,//50MHz主时钟inputrst_n,//全局复位input[3:0]key,//按键输入output[5:0]dig,//数码管位选output[7:0]seg,//数码管段选outputalarm,//闹钟输出outputchime,//整点报时outputalarm_led//LED闹钟指示);//内部信号声明wireclk_1Hz,clk_1kHz;wire[5:0]hour,min,sec;wire[1:0]adj_mod;wireadj_up,adj_down,pause,alarm_set,id_display;wire[2:0]student_id;//添加以下两个信号用于闹钟设置wire[5:0]hour_set;wire[5:0]min_set;//模块实例化(使用SystemVerilog的.*自动连接)clk_divu_clk_div(.*);key_scanu_key_scan(.*);counteru_counter(.*);alarmu_alarm(.*);displayu_display(.*);endmodule```注意:使用`.*`自动连接要求实例的端口名与外部连接的信号名完全一致。因此,子模块的端口声明必须与顶层模块中的信号名相同。如果有不匹配的情况,则需要单独连接。如果某些端口不需要自动连接或者名称不匹配,可以在同一个实例化中混合使用显式和隐式连接。例如:```verilog//混合连接示例alarmu_alarm(.hour_cur(hour),//显式连接.min_cur(min),//显式连接.*//其余端口自动连接);```关于ModelSim仿真:1.编写仿真测试台(testbench)文件。同样,我们可以使用SystemVerilog语法来编写testbench,并使用`.*`自动连接。2.在Quartus中生成仿真模型(通过菜单【Tools】->【RunSimulationTool】->【RTLSimulation】)时,Quartus会输出一个用于ModelSim的脚本,但可能需要手动调整testbench。一个简单的testbench示例(同样使用SystemVerilog):```verilog`timescale1ns/1psmoduletb_top_digital_clock();regclk;regrst_n;reg[3:0]key;wire[5:0]dig;wire[7:0]seg;wirealarm;wirechime;wirealarm_led;//实例化顶层模块,使用.*自动连接top_digital_clocku_top(.*);//生成时钟initialbeginclk=0;forever#10clk=~clk;//50MHz->周期20nsend//复位初始化initialbeginrst_n=0;key=4'b1111;//假设按键高有效,未按下时为1#100rst_n=1;//在此添加按键激励//...end//仿真一段时间initialbegin#1000000$stop;endendmodule```在ModelSim中运行仿真:1.将testbench文件(例如`tb_top_digital_clock.sv`)添加到项目中。2.在ModelSim中编译这些文件(包括子模块和顶层模块)。3.运行仿真。但是,由于Quartus可能不支持在项目中将SystemVerilog文件作为顶层,我们需要检查Quartus的版本和设置。如果Quartus不支持,那么可能无法直接使用`.*`。在这种情况下,我们可能需要手动连接端口,或者使用其他方法。如果用户确实需要自动连接,但Quartus不支持,我们还可以考虑使用预处理脚本(例如使用Perl或Python脚本)在编译前将`.*`自动扩展为显式连接。但这比较复杂,通常不建议。因此,最可行的方案是:1.确认Quartus版本是否支持SystemVerilog的`.*`语法。如果支持,则按上述方法修改。2.如果不支持,则只能使用显式连接。根据用户之前的问题,Quartus可能不支持,所以用户要求修改顶层文件以支持。但如果不支持,那么只能放弃使用`.*`。总结:如果Quartus支持SystemVerilog,则修改文件后缀为`.sv`,并在实例化中使用`.*`;否则,无法使用自动连接,必须显式连接每个端口。相关问题:1.如何在Quartus中启用SystemVerilog支持?2.ModelSim中如何编写包含自动端口连接的测试平台?3.当端口名称不匹配时,如何混合使用显式和隐式端口连接?4.如何为Quartus项目创建ModelSim仿真脚本?</think> ### 如何在Quartus项目中修改顶层文件支持`(.*)`实例端口自动连接写法 在Quartus项目中实现`(.*)`实例端口自动连接写法(也称为隐式端口连接),需要以下步骤: #### 1. **确认工具支持** - ModelSim **完全支持** SystemVerilog的`(.*)`语法 - Quartus对SystemVerilog的支持需要确认版本: - Quartus Prime Standard/Py Edition ≥ 20.1 完全支持 - 旧版本需要启用SystemVerilog支持: ```tcl # Quartus设置脚本 set_global_assignment -name SYSTEMVERILOG_FILE top_module.sv ``` #### 2. **修改顶层文件为SystemVerilog格式** ```systemverilog // 文件后缀改为.sv module top_digital_clock( input clk, // 50MHz主时钟 input rst_n, // 全局复位 input [3:0] key, // 按键输入 output [5:0] dig, // 数码管位选 output [7:0] seg, // 数码管段选 output alarm, // 闹钟输出 output chime, // 整点报时 output alarm_led // LED闹钟指示 ); // 自动连接所有同名信号 clk_div u_clk_div(.*); key_scan u_key_scan(.*); counter u_counter(.*); alarm u_alarm(.*); display u_display(.*); endmodule ``` #### 3. **ModelSim仿真代码生成** 创建仿真测试文件(`tb_top.sv`): ```systemverilog `timescale 1ns/1ns module tb_top(); reg clk = 0; reg rst_n = 0; reg [3:0] key; wire [5:0] dig; wire [7:0] seg; wire alarm, chime, alarm_led; // 测试用例 initial begin #100 rst_n = 1; key = 4'b0000; #200; // 添加更多测试用例... $stop; end // 时钟生成 always #10 clk = ~clk; // 50MHz时钟 // 自动连接被测模块 top_digital_clock dut(.*); endmodule ``` #### 4. **创建ModelSim自动化脚本(`sim.do`)** ```tcl # ModelSim自动化脚本 vlib work vlog -sv ../src/*.sv # 编译SystemVerilog设计文件 vlog -sv tb_top.sv # 编译测试平台 vsim -voptargs="+acc" tb_top # 添加波形 add wave -position insertpoint sim:/tb_top/dut/* # 运行仿真 run 1us ``` #### 5. **在Quartus中设置混合流程** ```mermaid graph TD A[Quartus编译] -->|生成网表| B(ModelSim) B -->|加载.sv文件| C[仿真执行] C --> D[波形分析] ``` #### 调试技巧 1. **端口名称一致性检查**: ```verilog // 子模块端口声明须与顶层信号同名 module counter( input clk_1Hz, // 必须与顶层clk_1Hz匹配 input pause, ... ); ``` 2. **混合连接语法**(部分端口自动连接): ```verilog display u_display( .student_id(3'b101), // 显式连接 .* // 其余自动连接 ); ``` #### 生成文件注意事项 当通过Quartus启动ModelSim时[^2]: 1. 确保`EDA Tool Settings`选择`ModelSim-Altera` 2. 在`Simulation`设置中启用`SystemVerilog support` 3. 使用`Tools > Run Simulation Tool > RTL Simulation`启动
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