【System Verilog and UVM基础入门23】SVA语法

 毛主席说过：没有调查就没有发言权。

《SVA介绍——学习SVA语法》系列第二讲

目录

1.16 "ended"结构

 1.17 使用参数的 SVA 检验器

1.18 使用选择运算符的SVA检查器

1.19 使用 true 表达式的 SVA 检验器

1.20 "$past"构造

 1.20.1 带时钟门控的$past 构造

1.21 重复运算符

1.21.1 连续重复运算符[*]

1.21.2 用于序列的连续重复运算符[*]

 1.21.3 用于带延迟窗口的序列的连续重复运算符[*]

1.21.4 连续运算符[*]和可能性运算符

1.21.5 跟随重复运算符[->]

 1.21.6 非连续重复运算符[=]

1.22 "and"构造

 1.23 “intersect”构造

1.24 ”or“构造

1.25 “first_match”构造

1.26 “ throughout”构造

1.27 “within”构造

1.28 内建的系统函数

1.29 "disable iff"构造

1.30 使用“intersect”控制序列的长度

1.31 在属性中使用形参

1.32 嵌套的蕴含

1.33 在蕴含中使用 if/else

1.34 SVA中的多时钟定义

1.35 “matched”构造

1.36 “expect”构造

1.37 使用局部变量的 SVA

1.38 在序列匹配时调用子程序

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本文还是延续上一篇的风格，语言内容尽可能简单明了，有问题大家相互讨论，共同进步。需要电子书的朋友可以给我发邮件。tommi.wei@qq.com

1.16 "ended"结构

到 目 前 为 止 ， 定 义 的 序 列 都 只 是 用 了 简 单 的 连 接(concatenation)的机制。换句话说，就是将多个序列以序列的起始点作为同步点，来组合成时间上连续的检查。 SVA 还提供了另一
种使用序列的结束点作为同步点的连接机制。这种机制通过给序列名字追加上关键词“ended”来表示。例如ÿ