FPGA笔记（七）-配置PLL

最新推荐文章于 2025-07-05 09:11:08 发布

老七_

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分类专栏： FPGA

本文链接：https://blog.youkuaiyun.com/Struggle_For_M/article/details/51864200

本文是关于FPGA设计的第七篇笔记，主要聚焦于PLL（锁相环）的配置。通过学习，读者将理解如何在FPGA中设置PLL以实现时钟频率的倍频、分频和相位调整，从而优化系统性能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

FPGA笔记（七）

	荒废了有些日子了，终于到了实习的地方，开始认真的学习，之前学得不够快，现在要拍马赶上去了，不然要跟不上进度了。学习笔记还是要做到，好记性不如烂笔头，做笔记也是一种思考的过程，用来捋清楚怎么个流程是很有用的。
由于马上要用到PLL和ROM的配置，所以学习了下如何去配置锁相环模块。这个比较简单，基本由图示吧。（相隔好久才把这个补回去，比较尴尬~）

	一年前的东西，pll配置就是调用一下quartus ii自带的IP Core，只需要简单设置即可.

	1、首次是tool->IP Catalog,在里面搜索pll，即可得到如下：

	2、其中，pll有俩种选择，一种是ALTPLL，另一种是ALTPLL_RECONFIG。ALTPLL_RECONFIG是可重配置宏PLL，是一种可以实时的重新配置参数，适应变化的输入时钟，从而在新的输入时钟下可以重新锁定和正常工作。

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