基于纯Verilog HDL与FPGA的双线性差值视频缩放系统：任意缩放HDMI输入与输出显示功能

基于纯verilogFPGA的双线性差值视频缩放
功能：利用双线性差值算法，pc端HDMI输入视频缩小或放大，然后再通过HDMI输出显示，可以任意缩放。
缩放模块仅含有ddr ip，本人手写了 ram,fifo 代码，需要可聊，可以较为轻松地移植到其他平台。
硬件平台：易灵思 ti60f225
EDA平台：efinity

ID:93100750860248606

TaoJiawei

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