03 testbench中一些常用语法

最新推荐文章于 2025-05-17 11:02:33 发布

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#fpga开发 #单片机 #嵌入式硬件

本文介绍了Verilog中创建时钟激励的四种方法，包括使用`forever`、`always`、`repeat`关键字以及生成非50%占空比时钟。同时，详细讲解了异步复位和同步复位信号的产生，以及仿真控制语句如`$stop`、`$finish`、`$random`的使用。此外，还提到了文本输入方法`$readmemb`和`$readmemh`用于加载数据到存储器。

testbench中一些常用语法

时钟激励设计

/*-------------------------------------
	时钟激励产生方法一：50% 占空比时钟(forever关键字)
-------------------------------------*/
parameter ClockPeriod = 10;
initial begin
    clk = 0;
    forever
        #(ClockPeriod/2) clk = ~clk;
end

/*-------------------------------------
	时钟激励产生方法二：50% 占空比时钟(always关键字)
-------------------------------------*/
parameter ClockPeriod = 10;
initial begin
    clk = 0;
end
always #(ClockPeriod/2) clk = ~clk;

/*-------------------------------------
	时钟激励产生方法三：产生固定数量的时钟脉冲(repeat 关键字)
-------------------------------------*/
parameter ClockPeriod = 10;
initial begin
    clk = 0;
    repeat(9)
        #(ClockPeriod/2) clk = ~clk;    
end

/*-------------------------------------
	时钟激励产生方法四：产生非占空比为50%的时钟(30%)
-------------------------------------*/
parameter ClockPeriod = 10;
initial begin
    clk = 0;
    forever begin
        #(ClockPeriod/2-2) clk =