fpga系列 HDL：Quartus II JTAG 间接配置文件 Indirect Configuration File （.jic）& AS模式烧录

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硬件配置

通用配置

7.8.3. 编程EPCS和EPCQ器件
- 7.8.3.1. 使用JTAG接口编程EPCS
- 7.8.3.2. 使用JTAG接口编程EPCQ
- 7.8.3.3. 使用主动串行（AS）接口编程EPCS [参考此🔗]
- 7.8.3.4. 使用主动串行接口编程EPCQ

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实例

EP2C5T144C8N（Cyclone II FPGA）与EPCS4（串行配置Flash）采用主动串行（AS）模式连接，FPGA上电后主动从EPCS4读取配置数据完成初始化，核心是4组信号直连+必要的电源与上拉电阻。以下是详细连接方案与关键要点：

EP2C5T144C8N                            EPCS4
┌───────────────────┐                 ┌─────────┐
│ DCLK       Pin15  ├─────────────────┤ DCLK    │
│ DATA0      Pin14  ├─────────────────┤ DATA    │
│ nCSO       Pin2   ├─────────────────┤ nCS     │
│ ASDO       Pin1   ├─────────────────┤ ASDI    │
│ VCCIO(3.3V)───────├─────────────────┤ VCC     │
│ GND ──────────────├─────────────────┤ GND     │
│ nCONFIG ──10kΩ────┼───3.3V          │         │
│ nSTATUS ──10kΩ────┼───3.3V          │         │
│ CONF_DONE──10kΩ───┼────3.3V         │         │
└───────────────────┘                 └─────────┘

两者通过专用AS接口引脚连接，下表为EP2C5T144C8N与EPCS4的引脚映射及接线要求：

信号功能	EP2C5T144C8N引脚	EPCS4引脚	接线说明
串行时钟	DCLK（特定I/O）	DCLK	直连，FPGA提供配置时钟
数据输出（EPCS→FPGA）	DATA0（ASDI）	DATA	直连，EPCS4输出配置数据
片选信号	nCSO	nCS	直连，FPGA拉低选中EPCS4
数据输入（FPGA→EPCS，编程用）	ASDO	ASDI	直连，仅编程时FPGA向EPCS4写数据
电源	VCCIO（配置Bank，3.3V）	VCC	共3.3V供电，加0.1μF滤波电容
地	GND	GND	共地，保证信号参考一致
复位/状态	nCONFIG、nSTATUS、CONF_DONE	-	单独处理

编程时用Quartus II生成.pof文件，通过AS接口直接烧写EPCS4；或生成.jic文件，通过JTAG接口经FPGA间接编程EPCS4。编程时FPGA的ASDO引脚向EPCS4发送编程指令与数据，DATA0接收校验信息。
配置模式设置（FPGA引脚电平）
EP2C5T144C8N的MSEL[1:0]引脚需设置为AS模式，推荐：
- MSEL0下拉至GND，MSEL1下拉至GND（Cyclone II AS模式默认配置，以手册为准）。
- 若需级联多片FPGA，将前一片的nCEO引脚接后一片的nCE引脚，最后一片nCEO可悬空或作普通I/O。
EPCS4的VCC接3.3V，靠近引脚处并联0.1μF陶瓷电容到GND，抑制电源噪声。

FPGA的配置Bank（含DCLK、DATA0等引脚）VCCIO设为3.3V，与EPCS4电平匹配。

信号	电阻配置	作用
nCONFIG	10kΩ上拉至3.3V	防止上电时误触发配置复位
nSTATUS	10kΩ上拉至3.3V	监测配置状态，确保FPGA正常启动
CONF_DONE	10kΩ上拉至3.3V	配置完成时FPGA拉低该信号，上拉保证电平稳定
nCSO	无需额外上拉	FPGA内部已带弱上拉，配置时自动拉低