声明:本篇文章为杂谈,HDLBits网站里面的每道题(如有必要)会单独写一篇blog供大家参考。
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1、assign 语句是不能用非阻塞语句赋值的 ,只有reg才可以用非阻塞语句赋值,但是assign既可以给wire型变量赋值也可以给reg型变量赋值
2、异或和同或的一个简单辨析方法,一般我们都是先学习异或,而且异或用的比较多,所以异或是^,同或是异或的非,所以同或是~ ^。
3、
注意图中圈出的绿色的3,并不是表示a的第三位和b的第三位,这里面的3再加一个小斜杠 / 表示总线的意思
4、有关于中文标点符号和英文标点符号的报错(经常犯的错误)

看到这种报错就应该检查自己是否输入法没有切换,导致某些逗号和分号使用的是中文的,这种错误最隐蔽。
5、底层与顶层使用位置连接时的错误
正确连接方法:
module top_module (
input a,
input b

本文分享了在HDLBits网站学习过程中的一些关键点,包括assign语句的使用限制、异或与同或的区别、Verilog语法中常见的标点符号错误、模块连接的正确方式以及在实例化过程中可能遇到的典型错误。
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