FPGA开发中必知的Verilog HDL可综合与不可综合区别

最新推荐文章于 2024-11-22 21:12:15 发布
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文章标签： fpga开发 matlab
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本文介绍了在FPGA开发中，Verilog HDL可综合代码与不可综合代码的区别。可综合代码要求无歧义、结构清晰，如示例中的sample模块；而不可综合代码通常包含仿真或测试逻辑，如testbench模块中的时序逻辑，不适用于硬件实现。理解这些区别对于编写高效的FPGA设计代码至关重要。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

FPGA开发中必知的Verilog HDL可综合与不可综合区别

Verilog HDL（硬件描述语言）在FPGA开发中被广泛应用，但是Verilog代码不一定都能被综合器综合成电路。以下介绍Verilog HDL可综合与不可综合区别。

Verilog HDL可综合区别

Verilog HDL可综合区别指的是可以被综合器综合成电路的Verilog代码。可综合的代码要求无歧义、结构清晰、模块化分明、符合硬件设计规则。

下面是一个例子，其功能为输出一个32位二进制数：

module sample(input[31:0] data, output[31:0] out);
  assign out = data;
endmodule

该代码定义了一个名为sample的模块，包含两个端口：data作为输入，out作为输出。其中，assign语句表示将input数据直接赋值给output数据。

该示例代码结构简单，具有清晰的模块化结构，因此是可综合代码。

Verilog HDL不可综合区别

Verilog HDL不可综合区别指的是不可以直接被综合成电路的Verilog代码。不可综合的代码可能是仿真、测试或者其他用途的代码，不符合硬件设计规则。

下面是一个例子，其功能为输出一个32位二进制数：


                

                
                
        

    

  


        

            

                

                

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（12）Verilog HDL可综合与不可综合区别（第3天）

				
			

			

				

					m0_46498597的博客
				

				

					12-31
					
					427
					
				

			

		

		

			
				
（12）Verilog HDL可综合与不可综合区别（第3天）

1 文章目录

1）文章目录

2）FPGA初级课程介绍

3）FPGA初级课程架构

4）Verilog HDL可综合与不可综合区别（第3天）

5）技术交流

6）参考资料

2 FPGA初级课程介绍

1）FPGA初级就业课程共100篇文章，目的是为了让想学FPGA的小伙伴快速入门。

2）FPGA初级就业课程包括FPGA简介、Verilog HDL基本语法、Verilog HDL 入门实例、FPGA入门实例、Xilinx FPGA IP

			
		

	



                

            
              



	

		

			

				
					
FPGA基础学习总结（一）——数字系统和FPGA（基本结构、组合时序逻辑、Verilog、避免锁存器生成、可综合与不可综合、流水线结构、查找表、降低FPGA功耗）

				
			

			

				

					H19981118的博客
				

				

					02-19
					
					7894
					
				

			

		

		

			
				
提高FPGA设计电路的工作频率、实现数字电路设计的几种方法对比（ASIC、微处理器、FPGA），FPGA基本结构特点

			
		

	



              


  
              

                


	

		

			

				
					
关于verilog中综合的过程，可综合与不可综合的理解

				
			

			

				

					芒果爱火锅的博客
				

				

					11-01
					
					1万+
					
				

			

		

		

			
				
前言：

1）：数字电路设计过程：

        一：行为级：分析电路功能、性能以及其他兼容性问题，只验证设计功能，不考虑设计的任何时序信息；

        二：RTL级：寄存器级，只能使用可综合语句结构进行描述

        三：RTL级综合：把RTL级描述转换为门级电路网表

可综合含义：把语言描述变成电路网表，综合软件采用器件库提供的标准单元将RTL级描述转换成门级网表

综合过...

			
		

	





	

		

			

				
					
verilo可综合与不可综合的区别

				
			

			

				

					Lynnlc2020的博客
				

				

					07-08
					
					2124
					
				

			

		

		

			
				
Verilog 主要用于数字电路设计的描述，但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字，属于仿真验证语言，只能在仿真时使用，不能被综合成电路，如系统任务 $dsiplay, initial 语句等。所以使用 Verilog 设计数字电路时，一定要注意电路的可综合性。testbench 可以随心所欲，只要能构造出需要的仿真激励条件即可。

可综合与不可综合结构

所有综合工具都支持的结构

结构类型
			关键字
			描述
		端口信号
			inout，input，ou

			
		

	



		

			
		



	

		

			

				
					
VerilogHDL可综合描述

				
			

			

				

					weixin_44538128的博客
				

				

					04-07
					
					1623
					
				

			

		

		

			
				
牢记并理解可综合“四大法宝”所对应的硬件结构。写前，确认电路指标是什么：性能？面积？根据指标再来设计电路。硬件思维方式，代码不再是一行行的代码而是一块一块的硬件模块；对所需实现的硬件电路“胸有成竹”。芯动力——硬件加速设计方法Verilog HDL可综合描述（高质量Verilog书写）单/多if与case条件分支语句从底层结构开始学习FPGA----MUX多路选择器（Multiplexer）数字电路基础：关于锁存器latch。

			
		

	





	

		

			

				
					
FPGA随记——小说 可综合和不可综合

				
			

			

				

					m0_59337107的博客
				

				

					09-06
					
					2249
					
				

			

		

		

			
				
当然，工具会对必要的地方做一些优化，比如你写一个电路assing a=b&~b，这样工具就吧a恒接为0了，而不会去给你找一个与门来搭这个电路。2、有限的延迟值：如果 # 后面跟的是一个有限的整数值，这通常表示一个固定的延迟，这样的用法在某些综合工具中可能被视为可综合的。1、任意延迟：如果 # 后面跟的不是一个整数值，或者是一个表达式，这通常被视为不可综合的，因为它不能直接映射到硬件。任意延迟：如果 # 后面跟的不是一个整数值，或者是一个表达式，这通常被视为不可综合的，因为它不能直接映射到硬件。

			
		

	





	

		

			

				
					
FPGA中边沿触发和电平触发

				
			

			

				

					weixin_30819085的博客
				

				

					07-17
					
					2589
					
				

			

		

		

			
				
边沿触发和电平触发基本就是触发器和锁存器的区别：
触发器是边沿触发，只有当时钟上升（或下降）的一瞬间，触发器会读取并锁存输入信号。输出信号仅在时钟信号上升（或下降）的一瞬间会发生变化。

锁存器是电平触发，只要使能（enable）信号处于高电平（或低电平），输出就会随着输入信号变化，直到使能信号变为低电平（或高电平）时，输出才会锁存，不再随输入变化。


本质上锁存器并不能叫触发，...

			
		

	





	

		

			

				
					
Verilog HDL可综合与不可综合语法

				
			

			

				

					cjx_csdn的博客
				

				

					03-29
					
					4293
					
				

			

		

		

			
				
文章目录一级目录
一级目录



			
		

	





	

		

			

				
					
verilog 不可综合语句

				
			

			

				

					08-04
				

			

		

		

			
				
"Verilog 不可综合语句详解"  Verilog 是一种 Hardware Description Language（HDL），...12. 与 X、Z 的比较可能会使人喜欢在条件表达式中把数据和 X（或 Z）进行比较，殊不知这是不可综合的，综合工具同样会忽略。

			
		

	





	

		

			

				
					
FPGA中不可综合语句汇总1

				
			

			

				

					08-04
				

			

		

		

			
				
在FPGA开发中，使用Verilog HDL进行硬件描述语言编程时，必须考虑到代码的可综合性和硬件实现的限制。以下是一些关于FPGA中不可综合语句的关键知识点：  1. **不可综合的语句**：  - `initial`：通常用于测试平台，...

			
		

	





	

		

			

				
					
FPGA 第4讲 初识Verilog HDL

				
			

			

				

					2201_75297369的博客
				

				

					11-09
					
					1402
					
				

			

		

		

			
				
Verilog HDL是一种硬件描述语言，以文本的形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

			
		

	





	

		

			

				
					
verilog 中的可综合与不可综合

					
热门推荐

				
			

			

				

					耐心的小黑的博客
				

				

					10-17
					
					2万+
					
				

			

		

		

			
				
参考链接：
https://blog.youkuaiyun.com/qq_26652069/article/details/92790862
https://blog.youkuaiyun.com/woshiyuzhoushizhe/article/details/83614856
一、什么是综合?
Verilog HDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级，可以在门级和寄存器传输级（RTL）描述硬件，也可以在算法级对硬件加以描述。而VHDL侧重于系统级。


			
		

	





	

		

			

				
					
Verilog可综合与不可综合语句汇总

				
			

			

				

					04-17
				

			

		

		

			
				
Verilog可综合与不可综合语句汇总,讲得挺透彻的，值得一看

			
		

	





	

		

			

				
					
Verilog HDL可综合描述（高质量Verilog书写）

				
			

			

				

					weixin_41788560的博客
				

				

					05-10
					
					4324
					
				

			

		

		

			
				
一、VerilogHDL可综合概述

1. Verilog HDL 的基本功能之一是描述可综合的硬件电路。

对Verilog HDL的常见的误解：

很多语法规则与C语言相似，书写时可参考C语言;
	追求代码的整洁、简短;
	着眼于代码书写，性能优化由综合器实现;
	把Verilog代码当做了程序，把电路设计当成了编程;
正确认知：

HDL : Hardware Description是硬件描述

HDL语言仅是对已知]硬件电路的文本表现形式编写前，对所需实现的硬件电路“胸有成竹”

Verilog .

			
		

	





	

		

			

				
					
Verilog HDL 可综合语句和不可综合语句汇总

				
			

			

				

					weixin_51782682的博客
				

				

					06-15
					
					1038
					
				

			

		

		

			
				
Verilog可综合与不可综合语句

			
		

	





	

		

			

				
					
Verilog HDL可综合与不可综合语句

					
最新发布

				
			

			

				

					qq_53922164的博客
				

				

					11-22
					
					1947
					
				

			

		

		

			
				
所谓逻辑综合就是在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。标准单元库（工艺库）可以包含简单的单元，例如与门，或门和或非门等基本逻辑门，也可以包含宏单元，例如加法器，多路选择器和特殊的触发器。自动化的逻辑综合工具有效减少了高层次设计到门级网表的转化时间。

			
		

	





	

		

			

				
					
verilog 不可综合语句 总结 汇总(Z)

				
			

			

				

					gioc的专栏
				

				

					11-16
					
					2890
					
				

			

		

		

			
				
总结的不错，原文作者虽是新手但很细致，http://hi.baidu.com/publiclass/blog/item/f9bf6f64bd1003f8f73654de.html（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand...

			
		

	





	

		

			

				
					
FPGA学习笔记---Verilog HDL 可综合语句和不可综合语句汇总

				
			

			

				

					HXYDJ的博客
				

				

					09-09
					
					3881
					
				

			

		

		

			
				
作为HDL语言，有两种基本的用途：系统仿真和设计实现。所有的HDL描述都可用于仿真，但并非所有的HDL描述都可综合。

                      一般综合工具支持的Verilog HDL结构

Verilog HDL结构
			可综合性说明
		module,macromodule
			√
		wire,reg,integer 数据类型
			√
		parameter
			√
		
			端口类型说明

			input,output,in...

			
		

	





	

		

			

				
					

				
			

			

				

					
				

			

		

		

			
				

			
		

	



              




          




        



    





    



      

      

        
      

      





	

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成就一亿技术人!

          

          

        

        

          

          

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hope_wisdom
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