本文介绍了Parallel Prefix Adder（PPA），它在电路设计中用于高效计算布尔状态下的加法，尤其在安全多方计算中减少AND门深度。首先，文章概述了Full Adder（FA）和Reduced Carry Factor Adder（RCFA）。接着，讨论了Prefix Sum的概念，以及如何通过并行计算优化电路深度。然后，解释了Carry Look Ahead Adder（CLA）和PPA的工作原理，PPA通过并行优化进一步减少了AND门的数量。最后，文章指出PPA在安全多方计算中的应用，如ABY3协议中的A2B过程，用于减少通信轮数。
本次介绍电路设计中的PPA (Parallel Prefix Adder)，该技术可以高效求布尔状态下的2-输入加法，用于安全多方计算中算术分享对布尔分享的转化。接下来首先介绍Full Adder (FA) 和基于 FA 构造的RCFA。进一步介绍PPA的构造。
下图中，half adder表示对于两输入的加法电路求 S 和 C ，而右图则表示FA具体利用AND、 XOR 和 OR 门构造方法：
从上图可以看出，half adder 需要1层AND门，而FA则包含了2层AND门（OR中包含AND）。
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