本文探讨了如何在FPGA中利用LUT和compressor树结构，优化整数加法的资源消耗和时序特性。通过研究半加器、全加器和compressor树的概念，提出了一种在altera FPGA上高效映射的算法，以提高LUT利用率，降低逻辑面积。实验结果表明，该方法相比传统加法器实现方式在延时上有所改进，资源使用效率更高。
规模的整数加法在数字信号处理和图像视频处理领域应用很多，其对资源消耗很多，如何能依据FPGA物理结构特点来有效降低加法树的资源和改善其时序特征是非常有意义的。本篇论文是基于altera公司的FPGA，利用其LUT特点，探索设计最大程度利用LUT以及改善时序的compressor树的结构。
01
半加器和全加器
半加器是两个输入bit相加，输出结果S和进位C。表达式为：
全加器是三个bit相加，有进位参与，表达式为：
Compressor树就是在全加器的基础上建立的，通过全加器的S和C结果相互连接形成多层树状结构，其相比于普通的进位加法树消耗更少资源。普通进位加法树是用两个或者三个加法模块连接成树，形成多层结构来计算多输入加法。放一张wallace树的经典文献中的图片来大致了解一下compressor树的结构。
图1.1 compressor树结构
02
Compressor树
Compressor树就是在图1.1中carry propagating adder以上的部分，其目的就是为了减少被加数个数，上图中降低到S和C两个后送到进位链加法器完成最后求和。这样就可以降低
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