Vivado中datamover ip核的使用（小白都能看懂的使用说明）

已于 2023-11-22 16:09:53 修改
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分类专栏： Xilinx的IP核的使用 文章标签： 人工智能 fpga开发 ip
于 2023-07-20 14:18:39 首次发布
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Datamover是一个用于数据迁移的模块，它通过S2MM接口将数据写入DDR内存，并通过MM2S接口读取数据。在写入过程中，数据通过AXI流总线传输，使用S2MM_DATAS_AXIS和S2MM_CMDS_AXIS进行数据和指令的传递。读写命令包括基地址、偏移地址和突发长度（BTT）。传输成功与否可以通过STS信号反馈。复位和CMD的处理需谨慎，以防影响上电时序。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

Datamover

Overview

S2MM

将数据和指令写入datamover，通过axistream总线将数据写入ddr的对应地址位置，同时通过STS反馈写入数据是否成功状态

S2MM_DATA

S_AXIS_S2MM_0_tdata

传输的数据位宽，可设置成不同位宽

S_AXIS_S2MM_0_tkeep

输入数据有几个BYTE就有几位置一如：data[31:0]则tkeep为4‘b1111；data15:0]则tkeep为2‘b11；

S_AXIS_S2MM_0_tlast

每一个帧产生一个tlast信号 每传送BTT个字节tlast拉高

S_AXIS_S2MM_0_tready

表示可以写入数据

S_AXIS_S2MM_0_tvalid

数据有效与tready没有因果关系，当tready和tvalid同时为1时数据输入有效

S2MM_CMD

S_AXIS_S2MM_CMD_0_tdata

输入的控制指令每帧写入多少byte的数据

S_AXIS_S2MM_CMD_0_tready

可以写入cmd

S_AXIS_S2MM_CMD_0_tvalid

与tready同时为一CMD有效

S2MM_STS

M_AXIS_S2MM_STS_0_tdata

可根据表格观察传输结果是否正确

M_AXIS_S2MM_STS_0_tready

正常直接拉高

1

与上右图中DDR的DATA_WITH一致，一般为 ddr的位宽 * 8 如使用的ddr位宽为16则为128

2

设置传输数据S_AXIS_S2MM_0_tdata的位宽

3

Brust设置突发长度 AXI总线单次突发的长度

4

设置bbt的位宽一般为23bit

MM2S

1

连接到AXIS总线上与DDR相连

2

读出来的数据

3

读数据CMD

其余与写数据类似

注意

MIG的复位和cmd的复位 要不一样，不然会影响上电时序

读写CMD命令格式

一般使用到RSVD

读命令格式：

BaseAddress

ddr写入的起始地址可不从0地址开始写

OffsetAddress

数据多次写入，每次写入的开始地址

BTT

单词写入的地址长度0-2^23Byte

DDR_ADDR

Ddr可以写入的总地址大小

写命令格式

读写状态STS说明

正常情况下

M_AXIS_S2MM_STS_0_tdata == 8'h80 && M_AXIS_S2MM_STS_0_tvalid

M_AXIS_MM2S_STS_0_tdata == 8'h80 && M_AXIS_MM2S_STS_0_tvalid

为0x80时且valid为1，表示传输数据成功

附录

百度云文件链接晚点上传

VIVADO 2018.3

ddr3.tcl

BD的生产文件

top_325t_2.v

顶层

datamover_device.v

读写cmd控制命令

dma_create_data

造数模块

原工程生成bd命令：

write_bd_tcl ddr3.tcl

新工程移植bd命令：

       source d:/Dzz/tz_7k325t_2_120M_ddr/ddr3.tcl

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在设置好参数后，可以通过Design Filter查看滤波器的频率响应，然后导出为`.coe`文件，以便在Vivado中使用。 2. **FIR Compiler IP核参数设置**： 在Vivado中打开FIR Compiler IP，首先选择源文件为之前生成的`....
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08-01
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cruisepenisula的博客
05-13 293
datamover IP具体介绍网上很多，这里主要讲如何使用和用Bram进行测试（因为本人项目仅需要写数据，所以这里仅介绍S2MM）代码设计思路来源说明：【AXIDataMover_IP核使用和BlockDesign说明(一)-哔哩哔哩】 https://b23.tv/SXXvtas开始之前我还是简单介绍一下这个IP的基本概念：S2MM的核有两个FIFO通道，用于写入命令CMD，以及传输状态STS。CMD与STS的接口都是AXIS类型。
Xilinx DDR3 手把手教会你DDR3驱动
weixin_51418325的博客
09-19 1960
Datamover IP作为PL端DDR3的驱动，可以很方便的对DDR做高速读写操作，该IP的原理图如下图所示：从上图可以看出Datamover对DDR是通过AXI总线驱动，在上图是AXI4 MASTER总线，读和写都是通过命令操控，操控选用AXI4-Stream数据流总线，均有命令和状态数据。对于写数据 由AXI4-Stream输入转换成AXI4 MASTER(Write)输出，而对于读数据则由AXI4 MASTER(Read)输入由该模块转换成AXI4-Stream输出。
AXI DataMover
yundanfengqing_nuc的专栏
12-07 4925
AXI DataMover IP核的使用 s_axis_s2mm_cmd_tvalid s_axis_s2mm_cmd_tready s_axis_s2mm_cmd_tdata 命令接口 s_axis_s2mm_tdata s_axis_s2mm_tkeep s_axis_s2mm_tlast s_axis_s2mm_tvalid s_axis_s2mm_tready 数据接口
axi datamover ip核S2MM测试代码
03-21
<think>好的，我现在要处理用户关于AXI Datamover IP核中S2MM功能的测试代码请求。首先，我需要理解用户的需求。用户提到的是FPGA开发，特别是使用Xilinx的Vivado工具，所以需要确保提供的代码与Vivado兼容，并且符合AXI协议。 用户引用了三篇资料，其中两篇提到AXI-Stream总线和AXI4协议的区别，第三篇涉及AXI Datamover IP核的使用，特别是xUser和xCache字段的设置。这说明用户可能已经了解了一些基础，但需要具体的测试代码示例来验证S2MM功能。 接下来，我需要考虑AXI Datamover的S2MM模式。S2MM负责将数据从流接口传输到内存映射的位置，比如DDR。测试代码需要配置Datamover IP，生成测试数据流，并验证数据是否正确写入内存。 首先，测试代码的结构可能包括以下几个部分：IP核的配置、AXI Stream数据的生成、控制命令的发送，以及状态监测和结果验证。需要确保在Vivado中正确设置IP核参数，比如使能S2MM通道，配置数据宽度，以及是否需要xUser和xCache字段。 然后，测试平台部分需要生成模拟的AXI Stream数据，这可能涉及到使用Verilog或VHDL的测试台架，或者利用Vivado的仿真工具。同时，控制命令的格式需要正确，包括目标地址、数据长度等，并且通过AXI-Lite或AXI-MM接口发送这些命令到Datamover。 用户的问题还可能涉及到如何触发数据传输，如何处理完成中断或状态信号，以及如何检查内存中的数据是否正确。因此，在示例代码中需要包含状态机的控制逻辑，以及可能的错误处理机制。 另外，需要参考引用中的内容，特别是关于AXI-Stream的信号简化和Datamover IP核的配置注意事项。例如，如果用户没有使能xUser和xCache，命令的位宽会不同，这点在代码中必须正确体现，否则会导致位宽不匹配的错误。 最后，考虑到用户可能需要实际的仿真示例，提供Verilog或VHDL的测试台代码片段会有帮助，同时解释关键部分的作用，比如如何连接AXI Stream接口，如何设置命令寄存器，以及如何监测传输状态。 总结步骤：配置IP核，生成测试数据流，发送控制命令，监测传输状态，验证数据正确性。同时需要确保代码符合AXI协议，特别是S2MM的相关信号，如TREADY、TVALID、TLAST等。</think>### AXI Datamover S2MM 测试代码实现步骤 #### 1. **IP核配置（Vivado环境）** - 在Block Design中添加AXI Datamover IP核 - 配置模式为S2MM Only - 设置数据位宽（例如64位） - 若需要xUser/xCache字段，需勾选对应选项 - 连接时钟、复位、AXI Stream接口和DDR内存映射接口[^3] #### 2. **测试代码框架（Verilog示例）** ```verilog module s2mm_test( input wire clk, input wire resetn ); // AXI Stream接口信号 wire [63:0] s_axis_s2mm_tdata; wire [7:0] s_axis_s2mm_tkeep; wire s_axis_s2mm_tlast; wire s_axis_s2mm_tvalid; wire s_axis_s2mm_tready; // 控制接口信号 wire [71:0] s_axis_cmd_tdata; // 命令通道位宽根据配置变化 wire s_axis_cmd_tvalid; wire s_axis_cmd_tready; // 状态接口信号 wire [7:0] s_axis_sts_tdata; wire s_axis_sts_tvalid; wire s_axis_sts_tready; // 实例化Datamover IP axi_datamover_0 your_datamover_inst ( // 时钟与复位 .m_axi_s2mm_aclk(clk), .m_axi_s2mm_aresetn(resetn), // S2MM Stream接口 .s_axis_s2mm_tdata(s_axis_s2mm_tdata), .s_axis_s2mm_tkeep(s_axis_s2mm_tkeep), .s_axis_s2mm_tlast(s_axis_s2mm_tlast), .s_axis_s2mm_tvalid(s_axis_s2mm_tvalid), .s_axis_s2mm_tready(s_axis_s2mm_tready), // 命令接口 .s_axis_cmd_tdata(s_axis_cmd_tdata), .s_axis_cmd_tvalid(s_axis_cmd_tvalid), .s_axis_cmd_tready(s_axis_cmd_tready), // 状态接口 .m_axis_sts_tdata(s_axis_sts_tdata), .m_axis_sts_tvalid(s_axis_sts_tvalid), .m_axis_sts_tready(s_axis_sts_tready) ); // 测试数据生成模块 test_pattern_generator u_gen( .clk(clk), .resetn(resetn), .tdata(s_axis_s2mm_tdata), .tvalid(s_axis_s2mm_tvalid), .tready(s_axis_s2mm_tready), .tlast(s_axis_s2mm_tlast) ); // 控制模块 control_fsm u_ctl( .clk(clk), .resetn(resetn), .cmd_tdata(s_axis_cmd_tdata), .cmd_tvalid(s_axis_cmd_tvalid), .cmd_tready(s_axis_cmd_tready), .sts_tdata(s_axis_sts_tdata), .sts_tvalid(s_axis_sts_tvalid) ); endmodule ``` #### 3. **测试数据生成器** ```verilog module test_pattern_generator( input wire clk, input wire resetn, output reg [63:0] tdata, output reg tvalid, input wire tready, output reg tlast ); reg [31:0] counter; always @(posedge clk) begin if(!resetn) begin counter <= 0; tvalid <= 0; tlast <= 0; end else begin if(tready) begin tdata <= {counter[15:0], 48'h0}; // 生成递增测试数据 tvalid <= (counter < 1024); // 发送1KB数据 tlast <= (counter == 1023); counter <= counter + 1; end end end endmodule ``` #### 4. **控制状态机核心逻辑** ```verilog // 命令包格式： // [23:0] - 目标地址低24位 // [31:24] - 目标地址高8位 // [63:32] - 数据长度（字节数） // [71:64] - 控制字段（可选） parameter CMD_ADDR = 32'h8000_0000; // DDR起始地址 parameter DATA_LEN = 1024; // 传输数据长度 always @(posedge clk) begin if(!resetn) begin state <= IDLE; end else case(state) IDLE: if(cmd_tready) begin cmd_tdata <= {8'h0, DATA_LEN, CMD_ADDR}; cmd_tvalid <= 1'b1; state <= SEND_CMD; end SEND_CMD: if(cmd_tvalid && cmd_tready) begin cmd_tvalid <= 1'b0; state <= WAIT_COMPLETE; end WAIT_COMPLETE: if(sts_tvalid) begin // 检查状态包[7:0] if(sts_tdata[7:0] == 8'h01) $display("Transfer completed"); else $display("Error detected: %h", sts_tdata); state <= IDLE; end endcase end ``` ### 关键验证点 1. **握手时序验证**：确保TVALID/TREADY信号符合AXI Stream协议要求 2. **数据完整性检查**：通过AXI Master接口读取DDR数据验证写入正确性 3. **异常处理测试**：模拟错误传输（如突发中断）检测状态机恢复能力 ### 仿真建议 ```tcl # Vivado仿真脚本示例 launch_simulation log_wave -r * run 10us ```
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