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本次实验旨在通过Multisim设计数值判别电路，当输入为特定二进制范围时输出为1，并用Verilog编程设计18进制计数器。实验中，通过仿真验证了电路功能，实现了输入变量的字发生器生成及逻辑分析仪检测。此外，还讨论了利用集成计数器构成任意进制计数器的方法和设计注意事项，加深了对Verilog编程的理解和数字逻辑电路的应用能力。
一、实验目的
1、通过仿真判断十八进制计数器。
2、检查“小脚丫”平台使用水平。
3、检查工程仿真的掌握水平。
二、实验仪器设备、主要元器件
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