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位奇偶校检器，用组合逻辑电路实现了指定函数，首先通过原理仿真和工程仿真对电路进行了验证，后在实验室用实际电路又一次进行了验证，我对电路的连接以及对实验器材的检验能力得到进一步提升，进一步掌握了。三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）input wire a,b,c,d, //定义输入变量。译码器、数据选择器实现电路功能，对这些器件的应用更加熟悉。四、综合、管脚分配、生成输出文件、下载（所有步骤截图）五、仿真程序清单、波形（波形截图必做，截图！

说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）预表5.3 JK触发器Qn+1状态预测。预表5.2 D触发器Qn+1状态预测。仿表5.2 测试D触发器置位、复。二、画出并填写实验指导书上的预表。预表5.1 RS触发器状态预测。仿表5.1 RS触发器状态仿真。四、粘贴原理仿真、工程仿真截图。2、JK触发器原理仿真。3、RS触发器原理仿真。1、D触发器原理仿真。

说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。用公式输入法完成相关公式内容，不得贴手写图片。设计思路：根据书上的提示，设计出三个组合电路的原理图，然后将其组合起来，根据四位。右移寄存器的特点，和输出结果与输入结果的激励方程，可以设计出相应的转换。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）方程和输出方程，最终将其组合起来。二、画出并填写实验指导书上的预表。三、画出并填写实验指导书上的虚表。四、粘贴原理仿真、工程仿真截图。

熟悉了D触发器和JK触发器的触发方法以及用JK和D触发器构成其他功能触发器的方法，并且用FPGA实现了实验的内容，在实验练习的巩固下，对相关的理论知识有了更深刻的记忆和运用，也了解到JK触发器自动翻转需要1HZ分频子程序。1、掌握基本RS触发器、集成D触发器和JK触发器的逻辑功能及测试方法。四、综合、管脚分配、生成输出文件、下载（所有步骤截图）3、熟悉用JK和D触发器构成其他功能触发器的方法。五、仿真程序清单、波形（波形截图必做，截图！D触发器和JK触发器的触发方法。提示：多个设计按以下格式。

/在k=1时输入1，并在k=0时运算。//在k=1时输入0，并在k=0时运算。//在k=1时输入1，并在k=0时运算。//在k=1时输入0，并在k=0时运算。//在k=1时输入1，并在k=0时运算。//在k=1时输入1，并在k=0时运算。//在k=1时输入0，并在k=0时运算。//在k=1时输入0，并在k=0时运算。三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）四、综合、管脚分配、生成输出文件、下载（所有步骤截图）五、仿真程序清单、波形（波形截图必做，截图！.k(k),//开关。

说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。用公式输入法完成相关公式内容，不得贴手写图片。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）二、画出并填写实验指导书上的预表。三、画出并填写实验指导书上的虚表。四、粘贴原理仿真、工程仿真截图。1、4位奇偶校验器原理仿真。3、4位奇偶校验器工程仿真。2、组合逻辑电路原理仿真。、组合逻辑电路工程仿真。

将十位电路的CLK端接上个位电路的~CLR端构成进位，当个位电路到9后，个位电路清0，十位电路加1。而个位电路的CLK端接频率为1Hz 5V的时钟信号，组成简单秒表。秒表的十位处是由6进制的计数器组成，所以计数器要在到5之后，清0。将设计的十位电路与个位电路相连，形成一个60进制的计数器，即秒表。QA、QB、QC、QD依次与数码管的1、2、3、4管脚相连接。QA、QB、QC、QD依次与数码管的1、2、3、4管脚相连接。ENP、ENT、~LOAD接5V的高电平。ENP、ENT、~LOAD接5V的高电平。

进一步理解了D触发器，分频电路，多谐振荡电器，CP时钟脉冲元等单元电路的设计，能自己设计出竞赛抢答器，并且用FPGA实现了本次实验的内容，经过验证，与仿真结果一致，满足抢答器的基本功能，在实验练习的巩固下，我对相关的理论知识有了更深刻的记忆和运用。进一步掌握D触发器，分频电路，多谐振荡电器，CP时钟脉冲元等单元电路的设计。三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）四、综合、管脚分配、生成输出文件、下载（所有步骤截图）五、仿真程序清单、波形（波形截图必做，截图！

通过学习我掌握了用小规模集成电路逻辑器件设计组合电路的方法，以及组合逻辑电路的调试方法，对于实验中遇到的问题进行了分析和解决，学习FPGA的开发使我学习到了Verilog语言，在写verilog的时候应该要先明确我是用它来仿真的还是综合的，要是用来综合的话,就必须要严格地使用可综合的语句,而且不同的写法可能产生的电路会有很大差别。四、综合、管脚分配、生成输出文件、下载（所有步骤截图）五、仿真程序清单、波形（波形截图必做，截图！当A=B,L2=1,L1=L2=0;4、1位二进制数比较器。

进一步理解了用中规模集成计数器构成任意进制计数器的原理，也了解了计数器的简单应用，更加熟练地掌握了与非门和译码显示器的使用方法，并且用FPGA实现了本次实验的内容，在实验练习的巩固下，对相关的理论知识有了更深刻的记忆和运用。1.进一步理解用中规模集成计数器构成任意进制计数器的原理。三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）四、综合、管脚分配、生成输出文件、下载（所有步骤截图）五、仿真程序清单、波形（波形截图必做，截图！3.进一步学习与非门和译码显示器的使用方法。2.了解计数器的简单应用。

说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。设计思路：抢答器能正常运行的前提是主持人按下允许装置上的允许抢答装置，为实现这一。功能需要将主持人的开关接到4D触发器的复位端。成功后，其他选手不能继续抢答的功能，因此需要将输出端的反相端口通过门电。路与多谐振荡器建立关系，在连接到CP时钟脉冲源端口，以实现功能。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）二、画出并填写实验指导书上的预表。三、画出并填写实验指导书上的虚表。

说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。用公式输入法完成相关公式内容，不得贴手写图片。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）逻辑方程：L=A`B+A`C+BCD。二、画出并填写实验指导书上的预表。三、画出并填写实验指导书上的虚表。四、粘贴原理仿真、工程仿真截图。3、三变量多数表决器。4、1位二进制数比较器。4、1位二进制数比较器。5、四变量多数表决器。3、三变量多数表决器。5、四变量多数表决器。

1、掌握基于 Verilog 语言的 diamond 工具设计全流程。2、熟悉、应用 Verilog HDL 描述数字电路。3、掌握 Verilog HDL 的组合和时序逻辑电路的设计方法。4、掌握“小脚丫”开发板的使用方法。

进一步理解了用Verilog语言进行编程的过程与其所需要注意的一些要点，能自己用多片74LS161设计出16进制以上的任意进制计数器，经过验证，与预测结果一致，满足计数器的基本功能，能用字发生器（Word generator）产生输入变量，输出状态用逻辑分析仪（Logic Analyzer）检测，根据题目要求简化并设计电路。做实验设计时,应该按步骤设计，首先列真值表，根据真值表列出逻辑函数表达式并化简，再根据化简了的逻辑表达式画出逻辑电路图，选择适当的电路芯片合理布线设计实验线路，最后根据路线写代码。

说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元。件参数过程，越详细越好。用公式输入法完成相关公式内容，不得贴手写图片。理论效果：调节合适的坐标后，波形图为 3 格高，一周期应为 5 格宽。（2）2 输入与非门逻辑表达式：Y=(A·B)'=(A')+(B')抽象公式直接得出结果，不得分，页数可根据内容调整）（2）方波信号（1MHz、5Vp-p）理论效果：5 格高，一周期 5 格宽。（1）与门逻辑表达式：Y=AB。（4）4 输入与非门。