西南科技大学数字电子技术实验七（4行串行累加器设计及FPGA实现）FPGA部分

一、实验目的

1、掌握基于Verilog语言的diamond工具设计全流程。

2、熟悉、应用Verilog HDL描述数字电路。

3、掌握Verilog HDL的组合和时序逻辑电路的设计方法。