基于 SoC 的卷积神经网络车牌识别系统设计（5-1）基于 Verilog 的网络输入 UnResize IP 设计

引言

        基于 Verilog 的网络输入 UnResize IP 设计模块主要是以仿真为目的，将字符分割之后的 128*64 数据存放在 ROM 中，并以 AXI4-Stream 的协议进行输出；输出矩阵大小为 128*64；主要有 Sim_ROM、UnResize.coe（原始数据初始化文件）、ROM 的一些 IP 模块。

---

一、关于设计

        原始方案是通过建立 AXI4 的 IP，然后在 IP 内部设计代码，然而内部代码过于冗余，最终通过自己简单写了一个基于 AXI4-Stream 总线接口的 IP。

基于 Verilog 的网络输入 UnResize IP 设计