数字 IC 笔试面试必考点（11）亚稳态的分析与处理

数字 IC 笔试面试必考点（11）亚稳态的分析与处理

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• 引言
• 🌏 一、亚稳态的相关概念
• 🌏 二、亚稳态的解决方法
• 🌏 三、亚稳态的解决案例
• 🌏 四、亚稳态的 Verilog 代码（打两拍、慢到快）
• 🌏 五、亚稳态的 Verilog 代码（打两拍、快到慢）

引言

  本文主要介绍了亚稳态的分析与处理。

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🌏 一、亚稳态的相关概念

  亚稳态（Metastability）是指 D 触发器无法在某个规定的时间段内（决断时间）达到一个可确认的状态（0 或 1），进而处于一个振荡的不确定状态。

  亚稳态的具体表现是当一个 D 触发器进入亚稳态时，既无法预测该单元的输出电平（不确定是 0 还是 1），也无法预测何时输出才能够稳定下来（通常情况下，一个时钟、或者两个时钟的时间之内可以返回稳态）。在这个达到稳定之前的时间内，D 触发器输出一些中间级电平，或者可能处于振荡状态，或者可能会沿着信号通道上的各个 D 触发器级联式传播下去，最终导致系统的崩溃。

  亚稳态的产生原因是 D 触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口（亚稳态窗口）（较新的逻辑器件会有较小的亚稳态窗口），在这段时间内，输入信号和时钟都应