加法器设计（Verilog）

第1关：全加器的设计—门级原始结构方式

module fulladd_gates (Cin, x, y, s, Cout);

    input Cin, x, y;

    output s, Cout;

   

    xor (s, x, y, Cin);

    /********* begin of blank *************/

    and(a,x,y);

    and(b,x,Cin);

    and(c,Cin,y);

    or(Cout,a,c,b);

    /*********  end of blank  *************/

       

endmodule

第2关：全加器的设计—连续赋值方式 

module fulladd_assign (Cin, x, y, s, Cout);

    input Cin, x, y;

    output s, Cout;

    &n