锁存器与触发器设计（Verilog）

第1关：D锁存器设计

module D_latch ( D, Clock, Q );

    //输入信号说明

    input D,Clock;

    //输出信号说明

    output reg Q;

   

    always @(D,Clock)

    begin

        if(Clock)

            Q<=D;    //补充敏感信号列表

        //补充功能描述

        end

endmodule

第2关：D触发器设计 

module flipflop_D (D, Clock, Q);

    //输入信号说明

    input D,Clock;

    //输出信号说明

    output reg Q;

   

    always @(posedge Clock)    //补充敏感信号列表

        Q<=D;

        //补充功能描述

               

endmodule

<