SV学习—interface的使用与优缺点分析

文章目录

• 前言
• 一、verilog中的端口
• 二、SV的接口
  • 1.使用实例
  • 2.端口与接口的优缺点分析
• 总结

---

前言

本系列为SV学习的参考系列，有不足之处欢迎大家批评指正，一起交流

---

一、verilog的端口

        verilog中的端口使用主要在连接RTL设计的不同模块或者将testbench和RTL之间互相连接，使用的方式为端对端，同时使用之前需要例化，使用时需注意：

端口列表中的所有端口必须在模块中进行声明，verilog中的端口具有以下三种了类型：input、output、和inout。
在ve