Lou245的博客

原创 system verilog foreach

1.foreach 里边的continue，代表只是终止本次foreach分支，后面foreach分支会继续执行。2.foreach里边的break，代表终止本次及其后面所有的foreach分支。

原创 system verilog多行代码宏

2. 最后一行不能加\。1. 每行后用\结束。3. \后不能加空格。

原创 MCU的firmware总结

从 SRAM 启动（调试用）2） 配置字 / 选项字节（Option Bytes），有些 MCU 用 Flash 里的特殊配置字决定启动地址，比引脚更灵活。3） 硬件地址映射，部分 MCU 会把不同存储区域映射到同一个地址，由硬件自动选择。即固件，直接控制硬件的底层代码，和硬件绑定非常紧密，一般存在 Flash/ROM 里。从boot启动，但是运行可以跳转至sram rom flash的地址。1) 启动引脚（Boot Pins），MCU 有专用的。会被映射到 Flash 或 ROM，取决于启动配置。

原创 (二十二) system verilog类学习笔记

子类方法中使用super，可以实现子类句柄访问父类的方法。子类无需任何操作，即可访问父类的变量。父类句柄无论如何都不能访问子类的对象。⑤父类句柄不能访问子类对象。

原创 (二十一) UVM_TLM通信学习笔记

②在B component中声明export import端口，build phase例化，声明put/get/transport等task/function，connect phase中连接export import。①在A component中声明port端口，build phase例化，main phase调用import所在组件声明的put/get/transport等task/function。④如果是阻塞，B component中可以声明task/function；

原创 (十九) UVM_seq学习笔记

grap比lock优先级更高，lock是被插入sqr仲裁队列的最后面，等到它时，前面的仲裁请求已经结束，grap则被放入sqr仲裁队列的最前面。如果一个seq已经lock，另一seq执行grap，会等之前的lock执行完，再执行grap。default_seq的raise和drop，替换为，sqr中main phse会启动seq基类的starting phase，在seq中使用starting phase进行raise和drop。①同一个sqr启动多个seq，存在sqr仲裁问题。

原创 (二十) Config_db学习笔记

原创 (十八) AMBA-AHB学习笔记

原创 (十七) System verilog练习

如果想编译完立即运行，不用单独执行./simv这一步，可以用-R命令。编译：vcs –full64 –sverilog module.sv。

原创 (十四) 验证边界场景

原创 (十一) System Verilog module

原创 (十) Interface使用注意事项