vivado：[DRC BIVC-1] Bank IO standard Vcc: Conflicting Vcc voltages in bank 34.

最新推荐文章于 2024-03-13 14:20:36 发布
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#fpga #vhdl

本文详细解析了Vivado在运行模拟时遇到的错误，包括'elaborate'step失败、DRC检查错误以及放置操作未运行等问题。通过案例分析，指出问题在于信号clk及dp的VCCO标准冲突，提供了修改VCCO标准的解决方案。
ACE-Step

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音乐合成
ACE-Step

ACE-Step是由中国团队阶跃星辰（StepFun）与ACE Studio联手打造的开源音乐生成模型。 它拥有3.5B参数量，支持快速高质量生成、强可控性和易于拓展的特点。 最厉害的是，它可以生成多种语言的歌曲，包括但不限于中文、英文、日文等19种语言

报错：

[USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'F:/vivado_project/timer/timer.sim/sim_1/behav/xsim/elaborate.log' file for more information.
[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.

[DRC BIVC-1] Bank IO standard Vcc: Conflicting Vcc voltages in bank 34. For example, the following two ports in this bank have conflicting VCCOs:  
clk (LVCMOS18, requiring VCCO=1.800) and a_to_g[0] (LVCMOS33, requiring VCCO=3.300)

[Vivado_Tcl 4-23] Error(s) found during DRC. Placer not run.

原因：
clk及dp的VCCOS为默认的LVCMOS18，未进行更改。
解决：
在这里插入图片描述

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