本文回顾了作者在电子设计大赛中使用FPGA实现频率计的经历，重点介绍了在ZYNQ平台上通过PL部分逻辑设计、AXI4-Lite IP创建和数据传递，实现多周期同步测频，从而提高精度。通过Verilog代码展示了控制和数据寄存器的设置，并分析了误差。实验结果显示，即使在提高时钟频率后，精度依然满足要求。
这个周末闲来无事，想起本科参加电子设计大赛做的题目就是频率计，连续两年都是这方面的题目，最后在大神的带领下，我也混个二等奖回家，现在回想起来那段暑假留在学校参加比赛，连续熬个几夜的经历真的十分宝贵，令人珍惜，队友的心心相惜着实难忘。记得当时我们的数据结果不是很好，好像最后只做到了20多中号频率，可惜单片机的主频有限。当时檀老师就提出来让我用FPGA做，无赖当时可能对自己不够自信，所以没有实现，当时主要也是纠结FPGA把数据发给上位机这一块，担心数据误码，可能那4天三夜无法解决，于是便选择了保守方案，现在我便想在ZYNQ上实现该功能。
主要涉及以下：A）PL部分逻辑设计
B）自定义AXI4-Lite的IP的建立
C）通过AXI4-Lite总线实现PS与PL间的数据传递
D）PS控制输入输出外设
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