System Verilog覆盖率

覆盖率是衡量验证完备性的重要指标
通过建立能够自动统计功能覆盖率的模型，方便的得到当前功能的覆盖率，根据此调整验证策略，使仿真尽快收敛。
你认识到的（完备性）不一定充分，所以从目标上将覆盖率分为代码覆盖率和功能覆盖率

代码覆盖率	功能覆盖率
作用：检查代码是否冗余，设计要点是否遍历	检查功能是否遍历
被检测对象：RTL代码	自定义容器
检测方法：工具自动生成	自定义收集条件

vcs支持的代码覆盖率：line（行），cond（条件），fsm（状态机），tgl（翻转），path（路径），branch（分支）

功能覆盖率：基于控制（断言），基于数据（定义的容器被击中）
功能覆盖率模型基于SV模型（用户编写的SV文件），输入之后，工具自动计算覆盖率。功能覆盖率模型由许多监视不同功能的覆盖率组 组成，覆盖率组由覆盖率点或者交叉覆盖率点组成。

覆盖率点	交叉覆盖率点
自创建容器或者用户创建容器	已定义覆盖率点

tb文件

module tb(