System Verilog覆盖率简介

System Verilog覆盖率简介

• 覆盖率类型：

  代码覆盖率：

  功能覆盖率

  断言覆盖率

• 覆盖组：

  • 覆盖组可以在程序、模块或类里面定义，他可以采样任意的可见的变量；在sv中，覆盖组应该定义在适当的抽象层次上，一个覆盖组必须在实例化后才可以用来收集数据。

  • 覆盖组的触发：这个过程可以直接使用sample函数来完成，或者在covergroup定义中采用阻塞表达式，阻塞表达式可以使用wait或者@来实现在信号或者事件上的阻塞

  • 使用事件触发的覆盖组：

    event trans_ready;
    covergroup CovPort@(trans_ready);
    	coverpoint ifc.cb.port;
    endgroup
    

  • 使用断言触发的覆盖组

  • 通用的覆盖组

    covergroup Covport(int mid);
    	coverpoint port
            bins hi = {[mid:$]};
    endgroup
    Covport cp;
    cp = new(5);
    

• 仓

  自动创建仓，个数一般为2^N,N为位宽，最大个数缺省为64，超出后会平均分配到各个仓

  covergro