数电实验3：从电路到代码+结构化设计

西南交大数电实验

练习写HDL的好地方

实验要求

一、 实验目的

1、巩固组合逻辑电路设计、仿真方法。

2、学习Verilog HDL层次化文件设计。

二、实验内容

实验内容按以下步骤，用Verilog HDL描述和仿真图示电路。该电路实现1位二进制加法，X、Y分别是加数、被加数，CIN是低位来的进位，COUT是向高位的进位，S是相加的和。真值表如下：

编辑

1、门级描述与仿真

（1）新建工程文件，工程名是：_学号_V1_1bit_adder_ga(1位加法器门级描述)；

（2）新建Verilog HDL文件，将代码输入。注意：输入输出端口名必须与图上的名字完全一致，否则无法仿真！【5分】

（3）选择菜单Processing--Start Compilation，分析并综合电路，若有错误请自行更正，截图代码和编译报告（Flow Summary）；【5分】

（4）选择菜单Tools—Netlist Viewers—RTL Viewer，截图逻辑电路图；【5分】

（5）建立仿真向量波形文件Waveform.vwf，运行功能仿真(Simulation—Run Functional Simulation)，截图仿真结果【5分】并分析电路功能是否正确【5分】。

注：每一步都需要截图、打印、分析

2、数据流描述与仿真。【25分】

按照1中的步骤，新建工程名为：_学号_V1_1bit_adder_df(1位加法器数据流描述)，完成数据流建模与仿真。

3、行为建模与仿真。【25分】

按照1中的步骤，新建工程名为：_学号_V1_1bit_adder_bh(1位加法器行为描述)，完成行为建模与仿真。

4、2位二进制加电路结构化建模与仿真。【25分】

使用上面的加法器（3个中的任一个），对2位二进制加法器进行结构化建模与仿真（仿真向量Waveform.vwf1可在群文件中下载），模块名和端口定义如下：<