【开卷】第一期：2022海思提前批数字芯片（做题笔记）

试题来源: 【旧文新发】海思2022提前批数字芯片笔试(带解析).

知识点总结（未完待续）

1 亚稳态

亚稳态一般出现在异步信号和跨时钟域的情况下。
1） 在跨时钟域的情况下，由于两端的时钟相移未知，所以在源寄存器发出的信号可能在任何情况下到目标寄存器，无法确定满足Tsu和Th的要求。
2） 异步信号的输入也是同理，不确定信号在什么时候到达。

• 多级寄存器无法消除亚稳态，但是能降低概率
• 同步时钟也有可能发送亚稳态，且随着频率变高，亚稳态的概率会随之变大
• 亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长
• 亚稳态稳定到0或者1，是随机的，与输入没有必然的关系

毛刺

组合逻辑中，由于走线延迟和门延迟，组合逻辑的输出并非同时，往往会出现一些不正确的信号。
添加寄存器，引入时序逻辑可以降低毛刺出现的概率。

竞争与冒险

3 综合（synthesis）

Synopsys DC（Design Compiler）

• 综合主要包括三个阶段：转换(translation)、优化 (optimization)与映射(mapping)
• Translation是指把设计的HDL描述转化为GTECH库元件组成的逻辑电路；
• Mapping是指将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数。
• Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程。

4 two 功能覆盖率与代码覆盖率

DUT，Design Under Test 通俗的说验证RTL代码

• 代码覆盖率高、功能覆盖率低，需要加强功能点的覆盖
• 代码覆盖率低、功能覆盖率高，往往是一个危险信号，说明功能覆盖率建模还不完善
• 代码覆盖率高，功能覆盖率高，往往标志验证正处于收敛状态，需要加强各边界点和异常点的测试

6 STA

• Retiming就是重新调整时序，例如电路中遇到复杂的组合逻辑，延迟过大，电路时序不满足，这个时候采用流水线技术，在组合逻辑中插入寄存器加流水线，进行操作，面积换速度思想。FPGA&ASIC设计之“四大神器”

7 格雷码

任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。

12

面向对象程序设计（Object Oriented Programming，OOP）三大特性（封装，继承，多态），多态 在SystemVerilog中一般通过 “virtual” 关键字实现。

13

logic、reg都是4态数据类型
bit二态

单选题（2分）

1.关于亚稳态的描述错误的是（）

A.多用几级寄存器打拍可以消除亚稳态。
B.亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。
C.亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。
D.如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。
A 多级寄存器无法完全消除亚稳态

2.一段程序如下，请问在45这个时刻上，A B的值各是多少（）

fork
begin
A=1；
#20 A=0；
#30 A=1；
#50 A=0;
end
begin
B=1；
#20 B=0；
#30 B=1；
#50 B=0.
End
join
A.0，1
B.0，0
C.1，0
D.1，1
B fork-join的并行性

3.下列关于综合的说法哪项是不正确的（）

A.综合（Synthesis）简