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RSS订阅原创 FPGA基础知识（FPGA芯片结构）
FPGA:基于查找表，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。1． 可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。 FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，
2021-11-25 22:14:22
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原创 数字IC设计中的亚稳态问题
亚稳态：亚稳态是由于违背了触发器的建立时间和保持时间而产生的；同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态；异步设计中，由于数据和时钟的关系不是固定的，因此会出现违反建立时间和保持时间的现象，会出现亚稳态；亚稳态危害：触发器的输出会产生毛刺，或者暂时保持在不稳定状态而且需要很长时间才能回到稳定状态；违背时序要求的可能因素：输入信号是异步信号时钟偏移、摆动高于容限值信号在两个不同频率或者相同频率不同相位或者偏移不同的时钟域下跨时钟域工作组合延迟使得触发器的数据输入在亚稳态窗
2021-11-25 22:01:38
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原创 Xilinx FPGA中全局时钟资源的使用方法
1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG单元，否则在布局布线时会报错。IBUFG支持AGP，CTT，GTL，GTLP，HSTL，LVCMOS，LVDCI，LVPECL，LVTTL，PCI，PCIX,，SSTL等多种格式的IO标准。2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用。IBUFGDS支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL、ULVDS等多种格式的..
2021-09-10 16:21:35
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原创 LPC简介（超详细）
低引脚数总线接口的规范，称为LPC目标：启用一个没有ISA或X-bus的系统，降低传统X-bus设备成本，满足X-bus的数据传输速率，执行与X-bus相同的周期类型:Memory, I/O, DMA，和Bus Master，支持固件内存周期类型，将X-bus上的内存空间从16MB增加到4GB，同步设计。中断通过串行中断(SERIRQ)协议进行通信。LPC接口不需要支持高速总线，USB等低延迟总线。术语：主机：直接连接到CPU或连接到CPU的上游设备的接口部分。这是典型的系统芯片组。
2021-08-27 23:36:17
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原创 2021-08-27
1.关于亚稳态的描述错误的是（A）A.多用几级寄存器打拍可以消除亚稳态。B.亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。C.亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。D.如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。A 多级寄存器无法完全消除亚稳态2.一段程序如下，请问在45这个时刻上，A B的值各是多少（）forkbeginA=1；#20 A=0；#30 A=1；#50 A=0;endbeginB=1；#20 B=
2021-08-27 17:49:24
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原创 2021-08-27
数字设计笔试题分享一、单选题1.下列关于多bit数据跨时钟域的处理思路，错误的有 A A、发送方给出数据，接收方用本地时钟同步两拍再使用 B、发送方把数据写到异步fifo,接收方从异步fifo里读出 C、对于连续变化的信号，发送方转为格雷码发送，接收方收到后再转为二进制 D、发送方给出数据，发送方给出握手请求，接收方收到后回复，发送方撤销数据解析:两级信号同步是处理单比特信号，而多比特数据可以用异步FIFO、格雷码、握手协议。2.对12.918做无损定点化，需要的最小位宽是多少位，位
2021-08-27 12:00:21
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Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons.pdf
2021-08-27
空空如也
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