【Xilinx ZYNQ7000系列芯片GMAC1 SFP光口调试记录】

原创 已于 2025-11-04 15:26:23 修改 · 413 阅读 · 6 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发 #嵌入式 #嵌入式硬件

于 2025-11-03 16:10:06 首次发布

基础工程创建

基础工程创建可以参考以下链接：
正点原子领航者ZYNQ7020开发板 GMAC1 EMIO调试记录

SFP IP添加与设置

在这里插入图片描述
双击IP进行设置，选择使用PS侧的以太网IP
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
以上设置完成后点击OK，如下图
在这里插入图片描述

基础连线与配置

  • 手动基础连线

在这里插入图片描述

在这里插入图片描述

  • 手动配置项
信号名称配置
phyaddr[4:0]phy地址范围0~31
configuration_vector[4:0]针对PHY寄存器0配置的附加配置接口
configuration_valid该信号仅在MDIO接口存在时有效。此信号的上升沿是覆盖通过MDIO接口写入的寄存器0内容的使能信号。若要通过配置向量(configuration_vector)触发寄存器0的重新更新，需先取消该信号断言再重新断言。
resetIP复位信号，高电平有效

上述配置项可以通过constant模块进行配置，具体数值如下：
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
reset信号由于是高电平有效，所以可以直接使用constant模块置0或者通过反相器接入fclk_reset0_n，这里通过反相器接入fclk_reset0_n信号，如下：
在这里插入图片描述
最终连线完如上图。

其他注意项：

个别电路的SFP模块会将tx_disable信号接入emio引脚，需要在工程中将该引脚约束并拉低，否则以太网测试过程中会卡在自协商阶段，如下图：
在这里插入图片描述

在这里插入图片描述
卡在等待自协商完成

以上配置完成后进入SDK工程测试即可。

完整工程

以上完整工程创建可以通过以下tcl文件进行创建，步骤如下：
zynq7z045_gmac1_sfp.tcl

  • 将tcl文件存放在新建的英文名称文件夹下
  • 打开vivado软件
  • 进入vivado tcl命令行，通过命令行进入存放tcl文件的文件夹下
  • 继续输入以下命令完成工程的基础创建
    source zynq7z045_gmac1_sfp.tcl
  • 创建工程的引脚约束
  • 生成bit并导出硬件设计到sdk
  • 通过sdk测试硬件功能

参考文档：

《pg047-gig-eth-pcs-pma.pdf》

Xilinx Zynq-7000系列芯片介绍
admiraion123的博客
11-23 6718
1，启动流程 zynq7000系列的启动流程如下图所示，zynq的启动需要从ps端开始，因此zynq可以只使用ps端，但无法只使用pl端。启动过程分为三步：stage0，BootRom；stage1，FSBL/User code；stage2，U-boot/System/App。 stage0：ps端电源稳定后，ps端会复位所有寄存器、采样boot引脚、初始化配置时钟，然后执行BootRom（对用户不可见，出厂即固化在128KB的ROM中，初始地址为0。zynq7000...
Xilinx ZYNQ 7000入门
weixin_47563272的博客
11-23 1668
Xilinx ZYNQ 7000入门
ZYNQ7000使用PL+PS实现网络功能的例程xapp1082
11-06
ZYNQ7000使用PL+PS实现网络功能的例程， 对于使用PL实现网络功能，有非常大的参考作用
XILINX Zynq-7000系列FPGA的架构
u011732210的博客
07-04 1617
Xilinx Zynq-7000系列SoC（System on Chip）是基于28nm工艺的嵌入式可编程平台，集成了ARM Cortex-A9双核处理器（称为处理系统，PS）和Xilinx 7系列FPGA可编程逻辑（PL），提供硬件和软件协同设计的灵活性。以下详细介绍Zynq-7000系列的架构，涵盖PS和PL部分、关键特性及互联机制，并提供时序约束示例。PL基于Xilinx 7系列FPGA架构（Artix-7或Kintex-7），提供灵活的硬件加速能力，类似于Kintex-7 FPGA的逻辑资源。
XILINX ZYNQ700系列 FPGA简介、开发环境、应用领域、学习要点
GJZGRB的博客
05-27 1120
Xilinx ZYNQ-7000是一款集成ARM Cortex-A9双核处理器（PS）与可编程逻辑（PL）的SoC FPGA芯片，实现软硬件协同设计。该系列包含7Z010至7Z100等多个型号，差异主要体现在逻辑资源和功耗上。开发需结合Vivado（PL设计）和Vitis（PS开发）工具链，支持从裸机程序到Linux系统的多层级开发。其"ARM控制+FPGA加速"的架构使其广泛应用于工业控制、通信网络、视频处理等领域。学习ZYNQ需要掌握数字电路、ARM架构及软硬件协同设计能力，建议通过
zynq7000系列芯片介绍
u011392772的专栏
03-06 3361
Memory Interfaces，包括两部分：一个是动态内存控制器（dynamic memory controller），一个是静态内存控制器（static memory controller）一个是ACP，全名Accelerator Coherency Port，加速器一致端口，作用是允许从PL到CPU存储空间的一致性访问，另外一个是DMA，全名直接存储访问，它支持多种传输模式：内存到内存，内存到外设，外设到内存，有8个通道。可以看出，有两个连接到DDR控制器，另一个连接到多端口的片上存储。
Xilinx Zynq7000系列学习
热门推荐
CONQUERczy的博客
04-28 1万+
1   SoC Zynq-7000 Zynq®-7000 AllProgrammable （全可编程） SoC 重新定义了嵌入式系统的可能性，为系统架构师和软件开发人员推出新的解决方案提供了一个灵活的平台，同时为传统 ASIC 和 SoC 用户提供了一个全可编程的备选方案。 双核 ARM® Cortex ™ -A9 处理器与业界领先的、具有高性能功耗比的 28nm 可编程逻辑巧妙集成，实现的功
Xilinx Zynq7000系列FPGA纯verilog图像缩放，工程项目解决方案，提供4套工程源码和技术支持
qq_41667729的博客
01-22 3408
FPGA高端项目：Xilinx Zynq7020 系列FPGA纯verilog图像缩放工程解决方案 提供3套工程源码和技术支持
FPGA解码MIPI视频：Xilinx Zynq7000系列FPGA，基于MIPI CSI-2 RX Subsystem架构实现，提供5套工程源码和技术支持
qq_41667729的博客
11-15 3044
Xilinx Zynq 7000系列中端FPGA解码MIPI视频，基于MIPI CSI-2 RX Subsystem架构实现，提供5套工程源码和技术支持 本设计基于Xilinx的 zynq 7000系列中端FPGA开发板，采集OV5640摄像头的2Line MIPI视频，OV5640摄像头配置为MIPI模式，引脚经过权电阻方案后接入FPGA的HS BANK的LVDS差分IO；调用Xilinx的MIPI CSI-2 RX Subsystem IP实现MIPI的D-PHY功能，该IP由Xilinx免费提供，将M
Xilinx Zynq-7000系列FPGA任意尺寸图像缩放，提供两套工程源码和技术支持
qq_41667729的博客
11-22 2743
Xilinx Zynq7000系列FPGA任意尺寸图像缩放，提供两套工程源码和技术支持 本文使用Xilinx Zynq7000系列FPGA Zynq7020实现HLS图像缩放，输入视频源采用OV5640摄像头模组；FPGA采集OV5640摄像头视频DVP转RGB888，调用Zynq软核的片内i2c控制器将OV5640配置为1280x720@30Hz分辨率；然后调用Xilinx官方的Video In to AXI4-Stream IP核将RGB视频流转换为AXI4-Stream视频流；添加自定义的HLS图像缩
基于zynq7z045芯片创建gmac1的sfp光口测试工程
11-04
使用方法： 1：将tcl文件存放在新建的英文名称文件夹下 ...4：继续输入命令source zynq7z045_gmac1_sfp.tcl 完成工程的基础创建 5：创建工程的引脚约束 6：生成bit并导出硬件设计到sdk 7：通过sdk测试硬件功能
Xilinx Zynq-7000系列原理图PCB封装库（AD库）
12-23
Xilinx Zynq-7000系列是Xilinx公司推出的一款高度集成的系统级芯片（System-on-Chip，SoC），集成了ARM处理器核和可编程逻辑（FPGA）部分，广泛应用于嵌入式计算、工业自动化、图像处理、通信网络等多个领域。...
Xilinx Zynq-7000 SoC芯片资料技术手册资料设计指导合集.zip
03-21
Xilinx Zynq-7000 SoC芯片资料技术手册资料设计指导合集 Application Note Data Sheet Product Guide User Guide Zynq-7000 SoC产品选型手册 c_ug1144-petalinux-tools-reference-guide.pdf ug1037-vivado-axi-...
XILINX ZYNQ7000 开发板PDF原理图PCB+AD封装库+器件技术手册资料.zip
03-14
XILINX ZYNQ7000 开发板PDF原理图PCB+AD封装库+器件技术手册资料，包括：AX7010_AX7020管脚.xlsxAX7020-silk_bottom.pdfAX7020-silk_top.pdfAX7020.PcbLibAX7020_Allegro_lib.zipAX7020_sch_lib_orcad_16_5.OLBAX...
28nm Xilinx Zynq-7000系统芯片单粒子效应研究进展.pdf
07-26
在这篇《28nm Xilinx Zynq-7000系统芯片单粒子效应研究进展》的研究论文中，作者针对Xilinx公司的28nm工艺制造的Zynq-7000系统级芯片（SoC）进行了深入的单粒子效应实验研究。这项研究涉及了两个主要的实验：α粒子...
Serdes专题(4)Serdes时钟与复位
最新发布
FPAGer
11-23 944
介绍serdes架构中的时钟树结构和复位要求。
【FPGA】FPGA开发流程
工业电子技术研读及分享
11-22 401
FPGA开发流程主要包括设计输入、功能仿真、综合、实现和时序分析等关键步骤。开发人员首先使用HDL语言完成设计输入，然后通过功能仿真验证逻辑正确性。接着进行综合将设计转换为门级网表，再通过实现过程完成布局布线。最后进行静态时序分析(STA)确保设计满足时序要求。整个流程需要反复迭代优化，参考资料详细介绍了FPGA开发的仿真方法和时序分析技术。
【FPGA DDR3 深入理解】之核心篇：Training Process——内存稳定性的灵魂仪式
GateWorld的博客
11-23 647
本文深入解析了FPGA中DDR3内存的Training Process（训练过程），这是确保高速存储稳定性的关键机制。DDR3在高频率下会面临信号传输延迟、时钟偏移等问题，需要通过训练来动态补偿。训练过程分为三个阶段：写电平校准（调整写时序）、读门训练（确定读使能时机）和读数据眼训练（定位最佳采样点）。当训练失败时，90%的问题源于硬件，需检查电源、时钟和PCB走线等，并利用Vivado调试工具分析。理解训练过程能帮助工程师快速定位DDR3调试中的问题根源，实现稳定运行。
《Verilog语言及FPGA实现》课程知识整理
weixin_72661375的博客
11-22 918
Verilog HDL
Xilinx Zynq7000系列PS入门：Hello World例程解读
在讨论Xilinx Zynq-7000系列的PS部分入门例程时，我们首先需要了解Zynq-7000系列的特性以及PS（Processing System）的含义。 Xilinx Zynq-7000系列是Xilinx推出的一系列可编程SoC（System on Chip），它集成了ARM...
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

IT_CUI123

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值