DAC（2）

Fault: Open-Source EDA’s Missing DFT Toolchain

测试模式生成，其目的是找到一组能够检测故障电路的输入序列。测试模式生成是一个复杂的过程，需要优化两个主要方面：1）测试应用的成本（与测试时间成比例）和2）测试的质量（覆盖率）。本质上，自动测试模式生成（ATPG）软件是旨在最大限度地减少生成的测试向量（TV）的数量（从而减少测试花费的时间），同时最大限度地增加覆盖的故障点的数量，以确保在测试中覆盖尽可能多的缺陷。商业可测试性设计（DFT）工具链可用，但开源DFT工具链却出人意料地匮乏。
本文提出了一一个与HDL设计兼容的实用开源DFT工具链。Fault toolchain提供了生成TV、模拟故障和插入扫描链所需的所有实用程序，还为数字专用集成电路（ASIC）测试的研究活动提供了所需的所有基础设施 。Fault在Verilog中的合成网表上运行，****由五个组件组成：Cut、PGen、Compact、Chain和Tap,支持卡滞故障、延迟故障等模型，使用Swift编程语言实现，但由于windows和Linux对Swift的支持尚不成熟，导致实际应用出现了不便，另外，Fault支持的故障种类有限，如，过渡故障模型尚未考虑在内。

VLSI Placement Parameter Optimization using Deep Reinforcement Learning

本文提出了一个深度强化学习（RL）框架来优化商用EDA工具的布局参数,设计并行收集多个不同环境的工具，克服运行延迟。模型使用与图拓扑特征相关的特征以及由图神经网络生成的图嵌入作为agent的数据输入，迭代训练agent学习调整参数设置以优化布局，缓解了数据的稀疏性，训练过程无需监督样本,结果表明，模型在不同网表下，始终减小了布局线长，可迁移性较好。