Verilog语法中+:和-:用法

转载于 2023-05-31 10:01:10 发布 · 1.3k 阅读

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Verilog语法中，使用+:和-:进行位选择。reg[31:0]value表示大端序，高位在左，低位在右；reg[0:31]value表示小端序，低位在左，高位在右。位选择例如：big_value[0+:8]等价于big_value[7:0]，而little_value[0+:8]等价于little_value[0:7]。

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Verilog语法中使用+: 和-: 主要用来进行位选择，语法如下：

reg [31:0] value;
value[base_expr +: width_expr];

1. base_expr表示起始bit。
2. width_expr表示位宽。

Verilog描述位宽有2种方式：

1. 大端序：比较常用，如reg [31:0] value，高位在左边，低位在右边。
2. 小端序：不常用，如reg [0:31] value，低位在左边，高位在右边。

位选择等效如下代码。

reg [15:0] big_value;
big_value[0+:8] 等价于 big_value[7:0]
big_value[8+:8] 等价于 big_value[15:8]
big_value[7-:8] 等价于 big_value[7:0]
big_value[15-:8] 等价于 big_value[15:8]

reg [0:15] little_value;
little_value[0+:8] 等价于 little_value[0:7]
little_value[8+:8] 等价于 little_value[8:15]
little_value[7-:8] 等价于 little_value[0:7]
little_value[15-:8] 等价于 little_value[8:15]

【THE END】

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