【Vivado那些事儿】VIVADO中时序报告中WNS，WHS，TNS，THS含义

最新推荐文章于 2025-04-26 15:24:17 发布
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本文解读了VIVADO中WNS（最差负时序裕量）、TNS（总负时序裕量）、WHS（最差保持时序裕量）和THS（总保持时序裕量）在时序分析中的作用，强调了它们在设计稳定性和时序约束满足上的关键作用，并提到了相关时序约束的详细内容和解决策略。

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VIVADO中时序报告中WNS，WHS，TNS，THS含义

运行“report_timing”或“report_timing_summary”命令后，会注意到 WNS、TNS、WHS 和 THS。

WNS 代表最差负时序裕量 (Worst Negative Slack)

TNS 代表总的负时序裕量 (Total Negative Slack)，也就是负时序裕量路径之和。

WHS 代表最差保持时序裕量 (Worst Hold Slack)

THS 代表总的保持时序裕量 (Total Hold Slack)，也就是负保持时序裕量路径之和。

这些值告诉设计者设计与时序要求相差多少。如果为正值，则说明能达到时序要求，若为负值，则说明时序达不到要求。

但是并不代表有时序警告功能实现不了，只是工程不稳定。更加或者删减模块甚至重新编译都会出现问题。这时候可以打开implementation查看时序警告的位置。

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所谓时序达不到要求就是指不能够满足建立保持时间，应该去关注对于时序的约束。

时序约束包括很多，后面会针对这方面专门出一个专栏。主要的是对时钟信号的周期、占空比的约束，时钟分组，时钟抖动，还有IO的输入输出延时约束等

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在这种情况下，应该首先检查时序约束的设置是否正确和合理。针对资源占用高的模块，可以考虑进行优化，比如减少逻辑门数量、精简状态机等，以缩短信号传输路径，改善时序约束。时序优化：对于关键路径上的逻辑，可以采用一些时序优化措施，例如更换更高速度的逻辑资源、添加时钟分频器、减少时钟分配路径等，以提高关键路径上时序容忍度，减小。可以通过优化时序约束来提高系统的时序容忍度，从而减少WNS和TNS为负的可能性。为负时，需要仔细分析问题的根源，并通过上述方法之一或结合来进行相应的改进，以达到设计的预期目标。
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vivado wns 时序报警 处理
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7，解决set up 的方法搜索了下，有组合逻辑流水线，降低频率等。根据这次的实际情况，选择修改约束。6，根据路径，确定这是一个组合逻辑的模块。5，检查确定报错的是setup ,双击红点，双击路径，可以看经过的cell。1，只是阐述wns报警的一种情况，不是本人这种情况的请找其他大神。4，报错的路径是intra clock ,这是一个时钟域内路径问题。2，implement 之后时序报错，wns为负数。10 跑了数次，将所有需要修订的路径修改完毕。9, 需要修的点比较多，推荐用正则表达式。
【小技巧】FPGA工程综合后出现WNS或者TNS小于零的问题处理
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通常情况下，如果出现程序设计不合理，时序优化不到位等问题，vivado在布局布线之后，会出现WNS，TNS小于零的情况，如下图所示： 当WNS和TNS较小时，对于一些低速的FPGA工程，可以忽略，不影响系统的工作性能，而当WNS或者TNS负数较大时，那么必须对其进行时序约束，否则会导致系统工作稳定性变差。 具体操作如下： 选择 从中找到红色小于0的路径，然后鼠标右击，在弹出菜单中设置set_false_path，然后将产生的约束语句复制到约束文件中： FALSE PATH就是.
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TNS：total negative slack总的负时序时间之和，即小于0的slack之和 WNS: worst negative slack最差的负时序 THS：total hold slack总的保持时间的负时序之和 WHS：worst hold slack最差的保持时间的负时序 slack如果为正值，说明达到了设计时序要求；如果为负值，说明没有达到设计时序要求。 ...
vivado时序严重警告，WNS和TNS报红色，如何解决
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<think>好的，用户问的是Vivado中出现时序严重警告，WNS和TNS报红色，如何解决。这个问题在FPGA设计中挺常见的，我得仔细想想该怎么回答。 首先，我需要回忆一下Vivado中的时序分析基本概念。WNS是Worst Negative Slack，也就是最差负余量，如果为负，说明最差的路径没有满足时序要求。TNS是Total Negative Slack，所有负时序路径的总和。这两个指标变红，说明设计存在严重的时序问题，可能导致功能异常。 接下来，用户可能刚接触FPGA设计，或者遇到了新的项目，时序约束没做好。需要分步骤指导他们如何排查和解决。 首先应该检查时序约束是否完整正确。比如时钟定义是否正确，是否有缺失的约束，跨时钟域路径是否处理好了。用户可能没有正确设置时钟频率，或者遗漏了生成时钟的约束，导致工具无法正确优化。 然后，查看时序报告，确定具体失败的路径。用户需要知道如何生成报告，找到关键路径，分析是逻辑延迟过大还是布线延迟过高。如果是组合逻辑太长，可能需要优化代码结构，增加流水线；如果是布线问题，可能需要调整布局约束或使用物理优化策略。 接着，代码结构优化。如果关键路径中有复杂的组合逻辑，比如长链的if-else或者复杂的算术运算，拆分这些逻辑，插入寄存器，减少路径延迟。用户可能没有合理地进行流水线设计，导致时序不达标。 然后是使用Vivado的优化策略。比如在综合设置中选择更高的优化策略，或者启用Retiming、Pipeline等选项。用户可能没有利用工具提供的优化选项，导致时序问题无法解决。 另外，物理优化方面，比如手动设置布局约束，将关键模块放在靠近相关逻辑的位置，或者使用增量编译保留好的布局布线结果。用户可能没有意识到布局对时序的影响，需要指导他们如何应用这些高级技巧。 如果上述方法都不奏效，可能需要降低时钟频率或者重新设计架构。这时候需要权衡性能和资源，用户可能需要调整设计目标，或者优化算法以减少关键路径的复杂度。 最后，总结步骤，提醒用户逐步排查，从约束到代码再到工具设置，逐步优化。同时建议参考Xilinx文档和社区资源，获取更详细的信息。 需要确保回答结构清晰，分点说明，使用中文，并且符合LaTeX格式要求。避免使用专业术语时过于晦涩，用易懂的语言解释概念，帮助用户一步步解决问题。</think>在Vivado开发中，时序严重警告（WNS/TNS报红）是FPGA设计中最常见且关键的问题之一。以下是分步解决方案： # 一、理解指标含义 - **WNS（Worst Negative Slack）**：$$ WNS = \text{时钟周期} - \text{最长路径延迟} $$ 当WNS < 0时，表示最差路径无法满足时序要求 - **TNS（Total Negative Slack）**：所有负时序路径的累计值，反映整体时序违规程度 # 二、排查步骤与解决方法 ## 1. 检查时序约束 ```tcl # 示例：时钟约束语法 create_clock -name clk -period 10 [get_ports clk] ``` - ✅ 确认时钟频率定义正确 - ✅ 检查跨时钟域约束（set_clock_groups） - ✅ 验证I/O延迟约束（set_input_delay/set_output_delay） ## 2. 分析时序报告 ```bash # 生成方法 report_timing_summary -file timing.rpt ``` 重点关注： - **逻辑级数（Logic Levels）**：建议 ≤ 10级 - **布线延迟（Net Delay）**：占比 ≤ 30% - **关键路径类型**：组合逻辑/跨时钟域/IO路径 ## 3. 代码优化 ### 组合逻辑优化 ```verilog // 优化前（时序差） always @(*) begin out = (a + b) * c - d / e; end // 优化后（插入流水线） reg [31:0] stage1; always @(posedge clk) begin stage1 <= a + b; end always @(posedge clk) begin out <= stage1 * c - d / e; end ``` ### 时序优化技巧 - 拆分宽位操作（如32位以上加法器） - 避免嵌套if-else超过3层 - 使用register balancing技术 ## 4. 工具优化策略 ### 综合设置 ```tcl # 示例设置 synth_design -top top_module \ -directive AlternateRoutability \ -retiming ``` ### 实现策略 | 策略类型 | 适用场景 | |----------------|--------------------------| | Performance | 高频率设计 | | Congestion | 布线拥塞严重时 | | Quick | 早期快速迭代 | ## 5. 物理优化手段 - 手动布局约束： ```tcl # 示例：锁定关键模块位置 set_property PACKAGE_PIN AA12 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] ``` - 使用增量编译保留良率布局 ## 6. 终极方案 若经上述优化仍不满足时序： - 降低时钟频率（±10%频率变化可能带来±30%时序改善） - 重新设计关键模块架构 - 更换更高速度等级的芯片 # 三、调试流程图 ```mermaid graph TD A[时序违规] --> B{检查约束} B -->|正确| C[分析关键路径] B -->|错误| D[修正约束] C --> E{路径类型?} E -->|组合逻辑| F[代码优化/流水线] E -->|布线延迟| G[物理约束/布局策略] E -->|跨时钟域| H[同步策略优化] F --> I[重新实现] G --> I H --> I I --> J{时序达标?} J -->|否| K[架构调整] J -->|是| L[完成] ``` 建议优先使用`report_design_analysis`命令获取时序热点分布，结合`report_methodology`检查设计规范问题。对于Xilinx UltraScale+系列器件，可尝试使用新的`phys_opt_design -directive AggressiveExplore`优化策略。
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