vitis 报错（2）[Common 17-53] User Exception: Unable to get hpfm file from project

原创 已于 2023-08-03 10:26:07 修改 · 1.4k 阅读 · 7 ·
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#fpga开发 #嵌入式硬件 #单片机

于 2023-08-03 10:22:59 首次发布

问题：[Common 17-53] User Exception: Unable to get hpfm file from project property platform.hpfm_file or from the BD itself.

在创建工程时，会有一个 "Project is an extensible Vitis platform"可勾选项，如果勾选了此项，Menu->File->Export 会变成 "Export Platform" 而不是 "Export Hardware"。如果直接导出，可能会报错。

 此时需要在platform setup页面使能M_AXI_GP端口以及FCLK_CLK0端口，并使FCLK_CLK0端口设置成默认

Vitis HLS 学习笔记--hls::stream（示例：STREAM_TO_MASTER、信号TKEEP/TSTRB）
hi94的博客
05-06 1458
本文详细介绍了如何利用 Vitis HLS 工具将 AXI Stream 格式的数据流转换为并行存储数据，并通过 AXI Master 接口写入到存储器中。通过示例代码和编译器指令的解释，读者可以了解到 AXI Stream 接口和 AXI Master 接口的特点以及在 FPGA 设计中的应用。同时，本文还分析了示例中各个函数的功能和参数，以及综合报告中的重要信息。
Vitis HLS 学习笔记--hls::stream（理解串流：do-while）2
hi94的博客
05-10 1056
针对《Vitis HLS 学习笔记--理解串流Stream(2)-优快云博客》博文的内容，做进一步说明。
记录 - vitis platform project报错缺少头文件
qq_24210943的博客
11-26 648
今天在build platform project的时候突然显示out-of-date,打开report一看，好家伙——缺的有好几个，xstatus.h xil_types.h xil_io.h，这全是系统头文件啊。在csdn和xilinx官网上找到了几种解决方案，包括但不限于修改makefile（好几个版本），直接将缺的头文件拷进去，更换vitis版本，都不行。捣鼓了一晚上，发现xilinx社区有人抱怨。，于是我把工程文件拷到了根目录下面。xilinx真有你的！
vitis 头文件报错
treelikeone的博客
06-16 1652
2、有对应文件，那大概是软件问题了，除了别处的更改makefile外，可以试试从bsp里导入一个例程，将代码拖入例程文件中编译运行。1、先看下platform里spr文件的bsp是否有对应文件，若重置bsp后没有，说明硬件平台没更新，先更新一下xsa文件；
Vitis导入自制IP导致无法构建Platform
NoNoUnknow的博客
10-15 1137
【代码】Vitis导入自制IP导致无法构建Platform。
The project was not built due to "Resource already exists on disk: '/xxx/WebRoot/WEB-INF/class
u014570627的博客
10-17 3721
只分享下我的解决方法： 打开项目所在的硬盘上的位置，找到WebRoot/WEB-INF/classes的位置位置，清除掉该文件下的文件。即可。 回到eclipse界面，Project－>clean－>选中文件－>OK。发现这个错误提示没有了。
问题与解决方法
m0_73524477的博客
11-06 250
错误记录
Xilinx Vitis运行报错：2022.2 Vitis: ERROR : Can't read "map":
09-17
Xilinx Vitis运行报错 2022.2 Vitis: ERROR : Can't read "map": no such variable when trying to launch application on my target
Vitis HLS 学习笔记--hls::stream（理解串流：基础）
hi94的博客
05-07 1611
在Vitis HLS中，hls::stream是一个关键的数据结构，用于处理数据流。它类似于C++标准库中的std::stream，但专门设计用于硬件描述语言。hls::stream具有类似无限深度的FIFO的行为，支持顺序读写操作，并可灵活定义数据类型和FIFO深度。通过示例代码和综合报告，我们了解到hls::stream在硬件设计中的重要作用，以及如何根据需求配置不同的接口实现。这使得在设计硬件加速器时更加灵活、可控。
2D-CNN-Forward-Propagation:在Vitis HLS中使用C ++实现2D卷积神经网络
04-13
在Vitis HLS中使用C ++实现2D卷积神经网络 CNN-使用-HLS 目录结构： 该软件包包含以下目录： modules /-用于开发和测试用于CNN实施的单个HLS功能的目录 neuronetwork_stream /-包含C ++源代码和测试平台的目录 py ...
ZYNQ之vitis 与vivado之间寄存器连接问题
weixin_42036328的博客
03-07 1679
文章目录前言总结 前言 在vivado中利用creat block design 生成图形语言，产生XSA文件给vitis,vitis利用XSA文件生成platform project，那么我们是如何在vitis中操作之前在vivado中产生的寄存器的呢？见下面实例。 图1 图1 vivado中有一个叫axi_lite_0的模块，其中有四个寄存器需要通过vitis配置，我们编译综合整个文件后生成XSA文
Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？
孤独的单刀
12-13 2万+
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作者：Stephen MacMahon来源：赛灵思中文社区论坛在本文中，我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作，以便将其用作为 Vitis™ 中的...
Vitis 项目迁移时故障处理
huazhang_001的博客
08-30 988
vitis 项目迁移时，遇到platform不能编译与配置失效问题
项目中常见报错，保存下，以后遇到可以快速解决
水土不服的博客
07-31 561
报错信息：Caused by: Action class [cn.tedu.controller.UserAction] does not have a public no-arg constructor - action - file:/C:/apache-tomcat-8.0.44/wtpwebapps/mavenTest/WEB-INF/classes/struts.xml:19:61
ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch
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几个错误的解决关键
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vitis报错[ERROR] collect2.real: error: ld returned 1 exit status
最新发布
02-06
### 关于 Vitis 编译时链接器返回 1 的解决方案 当遇到 `collect2: error: ld returned 1 exit status` 这类错误时，通常意味着链接阶段出现了问题。具体原因可能涉及多个方面。 #### 链接脚本配置不当 如果应用程序所需的 BRAM 资源超出了硬件平台所能提供的范围，则可能会导致此类错误。可以尝试调整应用工程中的 BRAM 大小设置来解决问题[^5]。通过多次点击右键并选择 Generate Linker Script 来更新链接脚本，从而确保新的资源分配策略被正确加载。 #### 源文件未加入构建过程 另一个常见原因是某些必要的源代码文件未能成功纳入编译流程之中。例如，在 Android.mk 中遗漏了 GameController.cpp 文件的添加操作就会引发类似的链接失败情况[^1]。因此建议仔细检查项目配置文件（如 Makefile 或 CMakeLists.txt），确认所有相关联的 .cpp 和其他实现单元均已列入其中。 #### 库依赖缺失或版本不匹配 对于 Xilinx Vitis 平台而言，还可能存在由于第三方库支持不足所引起的连接难题。比如在创建 SREC SPI Bootloader 工程过程中忘记引入 xilisf 库便会造成 build 不过的情况；另外也要注意不同组件间的兼容性问题，防止因 API 变更等因素造成冲突[^4]。 针对上述几种可能性，可采取如下措施逐一排查： - **验证资源配置**：按照官方文档指导完成对目标板卡上可用存储器容量参数设定； - **完善模块列表**：核对参与编译的所有子系统及其关联件是否齐全无误； - **补充外部接口定义**：依据实际需求导入相应功能包，并保持各部分间协作顺畅。 最后提醒一点，务必保证开发环境处于最新稳定版次之上，以便获得更好的技术支持和服务保障。
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