<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[DAAILICE的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/DAAILICE</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; DAAILICE]]></copyright><item><title><![CDATA[Clark变换之空间电压矢量]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/163368190</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/163368190</guid><author>DAAILICE</author><pubDate>Fri, 31 Jul 2026 15:11:04 +0800</pubDate><description><![CDATA[时间相位差」和「空间相位差」两个独立的概念，这是理解空间矢量最关键的一步。]]></description><category></category></item><item><title><![CDATA[变压器的励磁电流，励磁电感和励磁饱和]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/163109024</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/163109024</guid><author>DAAILICE</author><pubDate>Wed, 22 Jul 2026 20:45:54 +0800</pubDate><description><![CDATA[要理解变压器的励磁电流和励磁电感，我们可以把变压器看作一个电磁铁。下面我用通俗易懂的方式，从物理本质到工程应用，为你层层拆解。一句话定义：当变压器二次侧（副边）开路（空载）时，一次侧（原边）从电网汲取的电流，专门用来建立铁芯中的主磁场。物理本质：这个电流流过一次绕组，产生磁动势，驱动铁芯中的磁通从零增长到额定值。注意：励磁电流不等于负载电流。负载电流是用来传递能量的（原副边抵消），而励磁电流是维持变压器“工作点”的必要损耗。励磁电流由哪几部分组成？磁化分量（无功分量，占绝大部分，约 90%~95%）]]></description><category></category></item><item><title><![CDATA[[CCS]关于头文件中定义变量产生的编译报错问题分析]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/162573500</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/162573500</guid><author>DAAILICE</author><pubDate>Sat, 04 Jul 2026 10:49:32 +0800</pubDate><description><![CDATA[的规则，这是C语言最规范、最安全的写法。]]></description><category></category></item><item><title><![CDATA[verilog实现采样电流有效值的计算]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/160034207</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/160034207</guid><author>DAAILICE</author><pubDate>Sat, 11 Apr 2026 00:13:59 +0800</pubDate><description><![CDATA[上一篇文章中的代码也能实现有效值计算，仿真中可以实现，但在有些资源有限的芯片中，纯逻辑除法消耗资源过多，无法实现。除法运算中，start脉冲在未完成本次计算时只能在开始时刻有一个时钟的置1，其它时刻为0。这篇文章主要通过两个除法IP核实现有效值计算。重点在于迭代过程中IP核的调用。]]></description><category></category></item><item><title><![CDATA[verilog 资源占用少的滤波方法]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/159421413</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/159421413</guid><author>DAAILICE</author><pubDate>Tue, 24 Mar 2026 12:12:40 +0800</pubDate><description><![CDATA[Verilog 里最易实现、最省资源的就是这 4 种；一阶惯性滤波是资源最少的平滑滤波，整个电路仅 1 个寄存器；消抖滤波适合数字信号，中位值适合抗尖峰；全部代码都能直接使用，不会造成 slice 资源溢出。你需要我把其中任意一种改成12bit ADC 专用或带位宽配置的通用版吗？]]></description><category></category></item><item><title><![CDATA[verilog实现算数平方根]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/158499113</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/158499113</guid><author>DAAILICE</author><pubDate>Mon, 02 Mar 2026 13:48:19 +0800</pubDate><description><![CDATA[核心逻辑：牛顿迭代法开方的硬件实现，本质是将转化为定点数的移位、加法、乘法操作，避免复杂除法器；精度控制：迭代次数可根据精度需求调整（30次满足被开方数为最大值时的精度要求）。]]></description><category></category></item><item><title><![CDATA[Verilog实现对采样信号有效值（RMS）的计算]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/157185490</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/157185490</guid><author>DAAILICE</author><pubDate>Tue, 20 Jan 2026 23:01:51 +0800</pubDate><description><![CDATA[平方运算 → 累加平均 → 开方运算，其中累加平均优先用移位代替除法以提升硬件效率。有符号采样值需先取绝对值再平方，避免溢出；开方采用牛顿迭代法，通过多次迭代保证精度。采样点数N建议设为2的幂次，且需覆盖完整信号周期，才能得到准确的有效值结果。]]></description><category></category></item><item><title><![CDATA[verilog中数据跨时钟处理方法]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/154129658</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/154129658</guid><author>DAAILICE</author><pubDate>Thu, 30 Oct 2025 16:47:00 +0800</pubDate><description><![CDATA[数据类型时钟关系解决方案核心思路单比特慢→快两级同步器两次寄存消除亚稳态单比特快→慢脉冲同步器（Toggle+边沿检测）延长信号有效期，确保慢时钟域捕获多比特慢→快握手同步请求-应答机制，确保数据完整接收多比特快→慢异步FIFO / 握手同步FIFO缓冲数据，或通过握手保持数据稳定实际设计中，需根据数据量、时钟频率差、延迟要求选择方案，异步FIFO是多比特跨时钟域的通用且可靠方案。]]></description><category></category></item><item><title><![CDATA[FIR的matlab实现]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/152254456</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/152254456</guid><author>DAAILICE</author><pubDate>Mon, 29 Sep 2025 09:40:57 +0800</pubDate><description><![CDATA[运行这段代码，你将看到FIR滤波器如何有效滤除高频噪声，保留有用信号的可视化验证结果。]]></description><category></category></item><item><title><![CDATA[FIR滤波器的相位特征]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/152253952</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/152253952</guid><author>DAAILICE</author><pubDate>Mon, 29 Sep 2025 09:31:28 +0800</pubDate><description><![CDATA[所有滤波器都有相位延迟：信号经过滤波必然会在时间上滞后，FIR也不例外；FIR的核心优势是线性相位：通过对称的单位脉冲响应，让所有频率成分的延迟时间一致，避免相位失真；“FIR没有相位延迟”是简化表述：实际是“FIR没有相位失真”，而非“没有相位延迟”。正是这种“线性相位、无失真”的特性，让FIR滤波器在对波形完整性要求高的场景（如音频处理、图像处理、雷达信号滤波）中被广泛应用。]]></description><category></category></item><item><title><![CDATA[从微分方程到FIR]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/152224276</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/152224276</guid><author>DAAILICE</author><pubDate>Sun, 28 Sep 2025 17:23:14 +0800</pubDate><description><![CDATA[连续基础：RC 低通的微分方程（RCdVodtVoViRCdtdVo​​Vo​Vi​）描述了连续低通的核心逻辑（平滑、滤高频）；离散过渡：通过差分近似微分将连续系统转化为离散系统，再去除反馈，得到 FIR 的“有限长输入依赖”结构；FIR 设计：用窗函数法截断理想离散低通的无限长脉冲响应，得到有限长系数hnh(n)hn；功能验证：通过卷积和计算输出，验证通带信号保留、阻带信号衰减的低通效果。用无反馈的有限长加权求和，逼近连续低通的滤波特性。]]></description><category></category></item><item><title><![CDATA[自动控制原理中低通滤波器的原理]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/152218681</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/152218681</guid><author>DAAILICE</author><pubDate>Sun, 28 Sep 2025 15:24:37 +0800</pubDate><description><![CDATA[特性自动控制中的低通滤波器（模拟）数字FIR低通滤波器本质连续物理系统的动态特性离散数学算法的运算结果数学工具微分方程->拉普拉斯变换（S域）->传递函数差分方程->Z变换（Z域）->系统函数核心特征由极点（s = -1/τ决定惯性，存在相位滞后由系数决定特性，可设计为线性相位实现RC电路、运放电路等物理元件CPU/FPGA中的乘加运算简单来说，自动控制原理中的低通滤波器描述的是一个具有“惯性”的连续物理系统，它的行为由微分方程和极点支配。而FIR滤波器是一个。]]></description><category></category></item><item><title><![CDATA[verilog中的FIR滤波器和自控中一阶低通滤波器的区别和共性]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/152207961</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/152207961</guid><author>DAAILICE</author><pubDate>Sun, 28 Sep 2025 10:51:37 +0800</pubDate><description><![CDATA[层面自动控制一阶低通（模拟）Verilog FIR（数字）本质连续时间系统的物理实现离散时间系统的算法实现关系被逼近的对象（原型）实现逼近的工具之一选择简单、低成本、高速模拟场景高精度、高稳定性、高灵活性、可编程的数字场景简单来说，自动控制原理中的一阶低通滤波器描述了一个连续的、模拟的物理世界的动力学特性，而Verilog实现的FIR滤波器则是在离散的、数字的计算世界中实现信号处理的一种强大且灵活的工具。你可以用后者去逼近前者，但二者在本质、实现和特性上存在着根本的差异。]]></description><category></category></item><item><title><![CDATA[verilog如何实现无间隔数据发送与接收]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/151830208</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/151830208</guid><author>DAAILICE</author><pubDate>Thu, 18 Sep 2025 15:27:18 +0800</pubDate><description><![CDATA[【代码】verilog数据连续发送。]]></description><category></category></item><item><title><![CDATA[Verilog计数器混乱（异步复位使用不正确）]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/146606017</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/146606017</guid><author>DAAILICE</author><pubDate>Fri, 28 Mar 2025 17:16:37 +0800</pubDate><description><![CDATA[myself:错误代码，其实也不是一直不进复位，而是计数器混乱，可能是边沿检测不稳定，导致的是触发条件（下降沿时执行always块）。if (!sys_rst_n)是复位判断（检测当前是否处于低电平复位状态）。你的原始代码由于错误，导致复位失效，应该改成if (!sys_rst_n)。这样修改后，计数器会在sys_rst_n低电平时复位，并在CLK_100M上升沿时正常计数。]]></description><category></category></item><item><title><![CDATA[Verilog for 循环]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/146549700</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/146549700</guid><author>DAAILICE</author><pubDate>Thu, 27 Mar 2025 10:06:02 +0800</pubDate><description><![CDATA[循环在综合时会被完全展开为硬件电路（相当于写了 7 条独立的赋值语句），不存在“运行时循环”的概念。如果需要更详细的仿真或扩展功能（如使能信号、并行加载等），可以进一步优化代码！Verilog 中的for循环不是循环，而是展开！示例1：使用for循环实现移位寄存器。循环更直观地描述了硬件级联结构。]]></description><category></category></item><item><title><![CDATA[FPGA实现两个H桥对拖]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/145663002</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/145663002</guid><author>DAAILICE</author><pubDate>Fri, 07 Mar 2025 11:58:34 +0800</pubDate><description><![CDATA[答：当VT1 VT4 VT5 VT8 导通时，两边电压差为0，电流进入续流状态，续流电路，如图所示。以前理解有错误，以为续流时SVG和DAB电路并没有链接，真实状况是，两边电流是流通的。通过调整 UH1 和 UH2之间的电压即可实现UL的电压控制，进而产生电流。现在疑问是 UH1 = UH2 时电路是如何续流的。]]></description><category></category></item><item><title><![CDATA[上拉电阻在拉什么？什么是推挽输出，什么是开漏输出？]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/145683962</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/145683962</guid><author>DAAILICE</author><pubDate>Tue, 18 Feb 2025 10:42:23 +0800</pubDate><description><![CDATA[为了避免这种不定态，在输出口加上上拉电阻，这样当Q1打开输出就是低电平，Q1关断时，输出为高电平。输出被拉高成高电平，因此，这个额外增加的电阻也就叫上拉电阻。上拉电阻往往伴随着MOS管的开漏输出，当Q1打开时输出低电平，当Q1关断时，输出为不定态（浮空或者高阻态）。除此之外，如果后级电路集成了上拉电阻，则不再需要设计额外的上拉电阻。总结：上拉电阻的作用：辅助浮空状态输出高电平。后续补充：什么是推挽输出，什么是开漏输出？]]></description><category></category></item><item><title><![CDATA[verilog中线网信号和寄存器信号相互赋值]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/143757434</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/143757434</guid><author>DAAILICE</author><pubDate>Wed, 05 Feb 2025 16:21:40 +0800</pubDate><description><![CDATA[若被赋值信号是线网类型(wire)的信号 一定要使用关键字assign进行赋值数据源可以是 wire类型 也可以是reg类型当你需要将寄存器信号的值赋值给线网信号时，你可以使用连续赋值（assign）语句或者组合逻辑（always @*）来实现。// 更新寄存器 reg_data 的值end// 将寄存器信号的值赋值给线网信号// 将寄存器信号的值赋值给线网信号end若被赋值信号是寄存器(reg)类型的信号 一定要使用关键字always进行赋值。]]></description><category></category></item><item><title><![CDATA[Verilog实现CRC校验与LFSR]]></title><link>https://blog.youkuaiyun.com/DAAILICE/article/details/143837239</link><guid>https://blog.youkuaiyun.com/DAAILICE/article/details/143837239</guid><author>DAAILICE</author><pubDate>Wed, 18 Dec 2024 11:21:22 +0800</pubDate><description><![CDATA[step2:生成多项式1_1000_0000_0000_0101是一个17位的数，最高位不用画可以省略，因此只需要画1000_0000_0000_0101。由此二进制数可知，第0位，第2位，第15位前面是1，则在其前面加上异或门，并且反馈线和数据线均链接到异或门上。若忽略最高次幂，则只需在第0位 第2位  第4位 第6位前面增加异或门即可。解答：根据生成多项式可知其2进制为：g(x) = 1_0101_0101。上面是我自己写的代码，下面是网站自己生成的，我们对照一下。根据上面的理论，假设生成多项式为。]]></description><category></category></item></channel></rss>