SCCB协议Verilog HDL程序

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#fpga #sccb

这是一个使用Verilog HDL编写的SCCB协议控制器模块，适用于FPGA。该模块包含了SCCB协议的完整传输过程，包括开始信号、写操作、读操作以及结束信号的时序控制。

/*
SCCB协议  xyt-2015-11-11
SccbCter SccbCter(clk,sda,scl,addr,reg_addr,data,go,mode,read_data);
clk:输入50M时钟
sda:数据总线，注意需要设置上拉
scl:时钟总线
addr:写器件地址,前7位地址为+1位读写位,0写,1读
reg_addr:写寄存器地址,8位
data:写数据,8位
go:每当go上升沿进行一次操作,操作模式为输入3位mode中
mode:操作模式，00三相写,01二相写,10二相读，11二相读
read_data:当二相读时才会改变值,为读取数据寄存器,共8位
*/
module SccbCter(
clk,  //50M
sda_io,
scl,
addr,
reg_addr,
data,
go,    //上升沿发送
mode_i,  //2bit传送状态,00为三相写,01为二相写，10为二相读
read_data //读取数据
);

input clk;
inout sda_io;
output reg scl;
input [7:0]addr;   //前8位地址，其中最高位为读写控制位0w,1r
input [7:0]reg_addr;//前8位寄存器地址
input [7:0]data;//前8位数据位
input go;
input [1:0]mode_i;
reg [1:0]mode;
output reg [7:0]read_data;//前7位为读取数据有效位,最后一位为N/A位,主机必须置1
reg [7:0]buff;

//当该寄存器为0时sda_io输出sda
reg en_input,sda;
assign sda_io=en_input?1'bz:sda;

reg [8:0]current,next;
reg [5:0]cter; //位移计数器
reg [30:0]timcter;  //时间计数器

parameter idle=9'd0;
parameter start1=9'd1;
parameter start2=9'd2;
parameter start3=9'd3;
parameter start4=9'd4;
parameter start5=9'd5;

parameter last1=9'd6;
parameter last2=9'd7;
parameter last3=9'd8;
parameter last4=9'd9;
parameter last5=9'd10;
parameter last6=9'd11;

parameter w3t1=9'd12;
parameter w3t2=9'd13;
parameter w3t3=9'd14;
parameter w3t4=9'd15;
parameter w3t5=9'd16;
parameter w3t6=9'd17;
parameter w3t7=9'd18;
parameter w3t8=9'd19;
parameter w3t9=9'd20;
parameter w3t10=9'd21;
parameter w3t11=9'd22;
parameter w3t12=9'd23;
parameter w3t13=9'd24;
parameter w3t14=9'd25;
parameter w3t15=9'd26;
parame