FPGA实训报告DAY 1(Verilog HDL)

 实习日志与总结

日期：2024 年 7 月 10 日 星期三 姓名：XXX

一、实习日志

上午

9:00 - 9:30 按时到达工位，参加部门早会，了解了今天的实习任务和目标，即初步学习 FPGA 简介和 Verilog 基础语法知识。

9:30 - 10:30 阅读相关的技术文档和教材，对 FPGA（现场可编程门阵列）的基本概念和工作原理有了初步的认识。了解到 FPGA 是一种可以通过编程来实现特定逻辑功能的集成电路，具有灵活性高、开发周期短等优点，广泛应用于通信、图像处理、工业控制等领域。

10:30 - 12:00 观看了几个关于 FPGA 应用的视频案例，更加直观地感受了 FPGA 在实际项目中的作用和优势。同时，做了详细的笔记，记录了一些关键的知识点和疑问点。

中午

12:00 - 14:00 午餐和休息时间。

下午

14:30 - 15:30 开始学习 Verilog 基础语法知识。首先了解了 Verilog 的模块结构、端口声明、数据类型等基本概念。通过示例代码，理解了如何使用 Verilog 描述简单的逻辑电路，如与门、或门、非门等。

15:30 - 16:30 进行了一些简单的 Verilog 代码编写练习，实现了基本的逻辑运算和组合逻辑电路。在编写过程中，遇到了一些语法错误和逻辑错误，通过仔细检查代码和参考教材，逐步解决了问题。

16:30 - 17:00 与同事交流讨论，分享了自己在学习过程中的心得和体会，同时也向同事请教了一些疑惑的问题，得到了很多有用的建议和指导。

17:00 - 17:30 对今天学习的内容进行总结和整理，回顾了 FPGA 的概念和 Verilog 语法的重点知识，并对自己的学习效果进行了评估。

二、实习总结

        通过今天一天的实习，我对 FPGA 和 Verilog 有了初步的了解和认识。 在学习 FPGA 简介的过程中，我明白了 FPGA 的灵活性和可重构