Verilog实现FIR滤波器

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于 2020-07-02 11:04:34 发布 · 1w 阅读

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本文介绍了FIR滤波器的基本概念，并详细阐述了如何使用Verilog设计一个三级流水线的FIR滤波器，包括信号延迟、系数相乘和求和的步骤。此外，还提到了FIR滤波器与IIR滤波器的区别。

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1、FIR滤波器简介

不追究FIR滤波器的深层含义，我们只关注如何实现；可以看出，FIR滤波器的本质就是延迟、系数相乘与求和，如下图：

2、设计

基于以上分析，按照三级流水实现FIR滤波器设计：信号延迟-系数相乘-求和

`timescale 1ns / 1ps

module fir(
input clk,
input rst_n,
input [3:0]din,
output reg [9:0]dout
    );
// data reg
reg [3:0]din1;
reg [3:0]din2;
reg [3:0]din3;
reg [3:0]din4;
reg [3:0]din5;
reg [3:0]din6;
reg [3:0]din7;
// mul
reg [7:0]mul1;
reg [7:0]mul2;
reg [7:0]mul3;
reg [7:0]mul4;
reg [7:0]mul5;
reg [7:0]mul6;
reg [7:0]mul7;
// coffe
parameter COEFF1 = 4'b0001;
parameter COEFF2 = 4'b0001;
parameter COEFF3 = 4'b0001;
parameter COEFF4 = 4'b0001;
parameter COEFF5 = 4'b0001;
parameter COEFF6 = 4'b0001;
parameter COEFF7 = 4'b0001;

always@(posedge clk or ne