FPGA面试专题——系统最高速度计算（最快时钟频率）和流水线设计思想：

目录

一、STA分析基础

二、系统时钟速度提升策略——流水设计

三、补充——STA保持时间分析

四、参考

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一、STA分析基础

数据传输延时 <= 时间传输延时 + 时钟周期 - 建立时间

Tclk1 + Tco + Tcomb_logic + Tnet <= Tclk2 + Tperiod - Tsu

即：

Tskew+ Tperiod - Tsu - Tco - Tcomb_logic - Tnet >= 0

进一步得到时钟周期要求：

Tperiod >= Tsu + Tco + Tcomb_logic + Tnet - Tskew

Tsu 、 Tco主要由具体器件工艺决定，而Tnet 、Tskew影响较小。因此影响时钟速度的主要因素为组合逻辑延迟Tcomb_logic

 

二、系统时钟速度提升策略——流水设计

  同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。

由上：        Tperiod >= Tsu + Tco + Tcomb_logic + Tnet - Tskew

提升同步电路速度的关键在于缩短组合逻辑延迟。