Vivado与ISE关于FIFO和BRam的复位信号差异

已于 2023-03-07 19:59:21 修改
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分类专栏： FPGA应用篇 文章标签： FIFO复位 Block ram复位
于 2023-03-03 11:45:10 首次发布
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本文链接：https://blog.youkuaiyun.com/CAOXUN_FPGA/article/details/129317095
文章对比了Vivado和ISE工具中FIFO与Bram复位信号的时序行为。在Vivado中，FIFO的wr_rst_busy复位需要约20个clock周期，而Bram的rsta_busy复位只需3个clock。值得注意的是，Vivado的FIFO复位后数据会被清零，而Bram复位后数据保持不变。

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图1：Vivado的fifo复位信号使能后，wr_rst_busy复位需要经过约20个clock才能结束；这个与ISE的FIFO复位所需时钟周期数的差异很大；

说明：FIFO复位后，缓存的数据被清零。

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08-30
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