Verilog顶层模块调用底层模块

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本文介绍了一种基于Verilog HDL的UART模块设计方法。该模块由接收和发送两个子模块组成，支持16位数据长度的数据收发功能。通过clk、nreset等信号进行同步控制，适用于嵌入式系统的串行通信。

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module uart_top(clk, nreset, rec, send, data);
    input clk;
    input nreset;
    input rec;
    output send;

parameter len = 16;
output [len:0]data;

uart_rec rec1( //底层模块1
.rec(rec),
.clk(clk),
.nreset(nreset),
.data(data)
);

  uart_send send1(//底层模块2
  .data(data),
  .clk(clk),
  .nreset(nreset),
  .send(send)
  );

endmodule
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